[发明专利]基于FPGA的图像存取的AXI4总线控制电路及其数据传输方法

说明书

本申请涉及基于FPGA的图像存取的AXI4总线控制电路及其数据传输方法，具体而言，涉及数字电路设计领域。本申请提供的基于FPGA的图像存取的AXI4总线控制电路；当需要对视频数据进行写入或者读取的时候，SoC中的ARM处理器可以发送使能信号来使能AXI读控制状态机、AXI写控制状态机，以此开始读操作或者写操作，也可以接收读写操作的中断信号；写操作是将连续的帧视频数据在写控制状态机和写状态机的操作下，采用AXI4的总线协议将数据写至采用AXI4接口的DDR3控制器中，读操作是将采用AXI4接口的DDR3控制器端的视频数据利用AXI读状态机、AXI读控制状态机将数据写入到读FIFO；读写操作均采用双状态机控制，即在读或写过程中，通过两个状态机相互配合完成AXI4端口的读或写的操作。

技术领域

本申请涉及数字电路领域，具体而言，涉及一种基于FPGA的图像存取的AXI4总线控制电路及其数据传输方法。

背景技术

近些年来，随着人工智能和大数据的兴起，对处理海量数据的需求越来越高，特别是在SOC芯片中，需要不断的提高内存的读写容量和速度以满足高性能的需求。目前基于SoC的集成电路设计方法大大缩短了超大规模集成电路的设计时间。在视频的传输或处理SoC电路中，因为视频数据量会占用极大的缓存空间，所以需要DDR（DDR SDRAM）这类存储空间大，存取速度快的存储来缓存数据。

现有技术中SoC通常基于IP的设计模式，利用总线架构将不同的模块连接成一个系统。在SoC系统中经常会使用到各种总线，其中AXI总线是最常用的总线之一。AXI4总线协议是由ARM公司提出的AMBA4.0协议中最重要的协议，它是一种面向高性能、高带宽、低延迟的片内总线。AXI4总线分为AXI4（AXI4-full）、AXI4-Stream、AXI4-Lite。AXI4主要面向高性能地址映射通信需求，是面向地址映射的接口，最大允许256轮的数据突发传输，是完整的传输总线；AXI4总线由全局信号、写地址通道信号、写数据通道信号、写响应通道信号、读地址通道信号、读数据通道信号、低功耗接口信号构成，AXI4协议是基于突发的传输。

在基于FPGA的DDR电路中需要DDR控制器来控制DDR的读写，可以使用赛灵思的MIGIP作为DDR控制器，它可以连接物理层的DDR3和用户层，并且对用户侧可以支持AXI4协议。此外，在SoC系统中可能存在其他模块需要AXI4接口来访问DDR3，此时就需要AXI-interconnect IP作为中间层。

但是，现有技术中的SoC在视频处理模块间连接较为复杂，且内部逻辑较为复杂，不便于对系统进行维护，且由于各个相关模块间连接较为复杂，使得数据的通路较长。

发明内容

本发明的目的在于，针对上述现有技术中的不足，提供一种基于FPGA的图像存取的AXI4总线控制电路及其数据传输方法，以解决现有技术中的SoC在视频处理模块间连接较为复杂，且内部逻辑较为复杂，不便于对系统进行维护，且由于各个相关模块间连接较为复杂，使得数据的通路较长。

为实现上述目的，本发明实施例采用的技术方案如下：

第一方面，本申请提供一种基于FPGA的图像存取的AXI4总线控制电路，电路包括：ARM处理器、AXI读状态机、AXI读控制状态机、读FIFO、AXI写状态机、AXI写控制状态机、写FIFO、CMOS控制模块和显示控制模块；ARM处理器分别与AXI读控制状态机和AXI写控制状态机通信连接，用于控制AXI读控制状态机和AXI写控制状态机的状态，以及接收AXI读控制状态机和AXI写控制状态机的中断信号，AXI读控制状态机与AXI读状态机通信连接，AXI写控制状态机与AXI写状态机通信连接；读FIFO分别与显示控制模块、AXI读状态机、AXI读控制状态机通信连接；写FIFO分别与AXI写状态机、AXI写控制状态机和CMOS控制模块通信连接。

可选地，该AXI读状态机的状态包括：RD_IDLE状态、RA_WAIT状态、RD_START状态、RD_WAIT状态、RD_PROC状态和RD_DONE状态。