[发明专利]基于FPGA的图像存取的AXI4总线控制电路及其数据传输方法

权利要求书

1.一种基于FPGA的图像存取的AXI4总线控制电路，其特征在于，所述电路包括：ARM处理器、AXI读状态机、AXI读控制状态机、读FIFO、AXI写状态机、AXI写控制状态机、写FIFO、CMOS控制模块和显示控制模块；

ARM处理器分别与所述AXI读控制状态机和所述AXI写控制状态机通信连接，用于控制所述AXI读控制状态机和所述AXI写控制状态机的状态，以及接收所述AXI读控制状态机和所述AXI写控制状态机的中断信号，所述AXI读控制状态机与AXI读状态机通信连接，所述AXI写控制状态机与所述AXI写状态机通信连接；

所述读FIFO分别与所述显示控制模块、所述AXI读状态机、所述AXI读控制状态机通信连接；

所述写FIFO分别与所述AXI写状态机、所述AXI写控制状态机和所述CMOS控制模块通信连接。

2.根据权利要求1所述的基于FPGA的图像存取的AXI4总线控制电路，其特征在于，所述AXI读状态机的状态包括：RD_IDLE状态、RA_WAIT状态、RD_START状态、RD_WAIT状态、RD_PROC状态和RD_DONE状态。

3.根据权利要求1所述的基于FPGA的图像存取的AXI4总线控制电路，其特征在于，所述AXI读控制状态机的状态包括：C_IDLE_R状态、C_ACK_R状态、C_WAIT状态、C_CHECK_FIFO_R状态、C_READ_BURST状态、C_READ_BURST_END状态、C_END_R状态。

4.根据权利要求1所述的基于FPGA的图像存取的AXI4总线控制电路，其特征在于，所述AXI写状态机的状态包括：WA_IDLE状态、WA_WAIT状态、WA_START状态、WD_WAIT状态、WD_PROC状态、WR_WAIT状态、WR_DONE状态。

5.根据权利要求1所述的基于FPGA的图像存取的AXI4总线控制电路，其特征在于，所述AXI写控制状态机的状态包括：C_IDLE_W状态、C_ACK_W状态、C_CHECK_FIFO_W状态、C_WRITE_BURST状态、C_WRITE_BURST_END状态、C_END_W状态。

6.根据权利要求1所述的基于FPGA的图像存取的AXI4总线控制电路，其特征在于，所述电路还包括DDR控制器，所述DDR控制器为支持AXI4接口的DDR控制器。

7.根据权利要求1所述的基于FPGA的图像存取的AXI4总线控制电路，其特征在于，所述电路还包括DDR存储器，所述DDR存储器用于将接收的数据进行存储。

8.一种基于FPGA的图像存取的AXI4总线控制电路的数据传输方法，其特征在于，所述方法包括：

CMOS控制模块获取待处理数据；

ARM处理器根据使能信号分别控制AXI读控制状态机或者AXI写控制状态机的状态，并接收所述AXI读控制状态机和所述AXI写控制状态机的中断信号；

所述AXI读控制状态机与所述AXI读状态机通过双状态机并行处理完成符合AXI4总线协议的数据读操作；或者所述AXI写控制状态机与所述AXI写状态机通过双状态机并行处理完成符合AXI4总线协议的写操作；

显示控制模块对显示器进行配置，以及将读FIFO中的视频数据传输至显示器上显示。