[发明专利]屏蔽栅MOSFET器件、芯片和终端设备

说明书

本申请涉及屏蔽栅MOSFET器件、芯片和设备终端，该屏蔽栅MOSFET器件中的元胞结构体包括第一导电类型漂移区，第一导电类型漂移区的第一上表面设置屏蔽栅，屏蔽栅的上方设置控制栅，第一导电类型漂移区和控制栅各自与屏蔽栅之间设置第一隔离层，第一导电类型漂移区的第二上表面设置第二导电类型基区，第二导电类型基区的上方设置第一导电类型源区，第一导电类型源区中靠近控制栅的第三上表面设置第二隔离层，第二隔离层的部分上表面与第一导电类型源区中远离控制栅的第四上表面设有源极金属层，第二上表面与所述第一上表面各自所在区域的漂移层厚度之差大于屏蔽栅与第一隔离层的厚度之和。上述屏蔽栅MOSFET器件降低了栅源电容。

技术领域

本申请涉及技术领域，具体涉及一种屏蔽栅MOSFET器件、芯片和终端设备。

背景技术

屏蔽栅MOSFET器件具有导通损耗低、栅极电荷低、开关速度快、器件发热小以及能效高的优点，产品可广泛用于个人电脑、笔记本电脑、手机、照明产品、电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。

其中，屏蔽栅MOSFET器件在控制栅之下引入了屏蔽栅，避免了控制栅和漂移区的直接接触，因而大大减小了栅漏电容。但是，由于屏蔽栅连接栅极电位，控制栅和屏蔽栅之间会产生一个新的栅源电容，因此造成了栅源电容的增大，进而会影响器件的频率特性和开关损耗。

发明内容

鉴于此，本申请提供一种屏蔽栅MOSFET器件、芯片和终端设备，以解决上述屏蔽栅MOSFET器件的栅源电容增大而影响器件的频率特性和开关损耗的技术问题。

一种屏蔽栅MOSFET器件，包括元胞结构体，元胞结构体包括第一导电类型漂移区，第一导电类型漂移区的第一上表面设置有屏蔽栅；

屏蔽栅的上方设置有控制栅，第一导电类型漂移区和控制栅各自与屏蔽栅之间设置有第一隔离层；

第一导电类型漂移区的第二上表面设置有第二导电类型基区，第二导电类型基区的上方设置有第一导电类型源区，第一导电类型源区中靠近控制栅的第三上表面设置有第二隔离层，第二隔离层的部分上表面与第一导电类型源区中远离控制栅的第四上表面设有源极金属层，第二隔离层的一侧面与控制栅连接且另一侧面与第一导电类型源区连接；

其中，第四上表面所对应的第二导电类型基区的厚度大于第三上表面所对应的第二导电类型基区的厚度；

控制栅的上表面设置有第三隔离层以对控制栅与源极金属层进行隔离；

第一导电类型源区与第二导电类型基区中各自靠近控制栅的侧面与控制栅之间设置有第四隔离层；

其中，第二上表面与第一上表面各自所在区域的漂移层厚度之差大于屏蔽栅与第一隔离层的厚度之和。

在一个实施例中，第四隔离层的厚度小于第二隔离层在控制栅与第一导电类型源区之间的厚度。

在一个实施例中，第四隔离层的厚度小于第一隔离层的厚度。

在一个实施例中，第一隔离层、第二隔离层、第三隔离层和第四隔离层均为绝缘氧化层。

在一个实施例中，屏蔽栅MOSFET器件还包括元胞外围结构体，元胞外围结构体与元胞结构体共用第一导电类型漂移区、屏蔽栅、第二导电类型基区和源极金属层；

其中，屏蔽栅的上方与源极金属层欧姆接触，第一导电类型漂移区和第二导电类型基区各自与屏蔽栅之间设置有第五隔离层；

第二导电类型基区中靠近控制栅的第五上表面与源极金属层之间设置有第五隔离层，第二导电类型基区中远离控制栅的第六上表面设置有第二导电类型体区，第二导电类型体区与源极金属层欧姆接触。

在一个实施例中，第四上表面与源极金属层欧姆接触。