[发明专利]半导体结构的制作方法以及半导体结构

说明书

本申请提供了一种半导体结构的制作方法以及半导体结构，该方法包括：提供基底，基底包括依次层叠的衬底和堆叠结构；在各第一牺牲层的远离衬底的裸露表面上形成第二牺牲层，得到多个预备台阶，第二牺牲层包括层叠的多个第二子牺牲层，且任意相邻的两个第二子牺牲层中，第一个第二子牺牲层的掺杂浓度小于第二个第二子牺牲层的掺杂浓度；在基底的裸露表面上以及各预备台阶的裸露表面上沉积介质材料；将各预备台阶中的第一牺牲层的材料以及第二牺牲层的预定部分的材料分别置换为导电材料，形成多个导电层，置换后的预备台阶为台阶；对形成有多个台阶的基底进行刻蚀，使得各台阶的导电层裸露，形成多个沟槽。该方法保证了制作良率较高。

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体结构的制作方法以及半导体结构。

背景技术

3D NAND存储器中的每一个WL(word line，字线)都需要CT(contact，接触孔)将WL连接出去到metal(金属)端，给单个WL，也就是单个存储单元提供电压，从而实现对存储器的控制。目前通常的工艺做法是在台阶区形成大头，通过加厚刻蚀停止层，降低刻蚀时刻穿的风险。但从工艺上来说，因为不同的WL所处的位置不一样，距离top film(顶部膜层)的高度也不同，此时在刻蚀CT的时候需要保证接触到下方的WL的同时，还要保证处于上方的WL不被穿透，因此，每层的刻蚀停止层的厚度较难控制，造成工艺良率较低。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种半导体结构的制作方法以及半导体结构，以解决现有技术中字线连接工艺中，刻蚀停止层的厚度较难控制，造成工艺良率较低的问题。

根据本发明实施例的一个方面，提供了一种半导体结构的制作方法，包括：提供基底，所述基底包括依次层叠的衬底和堆叠结构，所述堆叠结构包括本体结构和位于所述本体结构中的台阶区域，所述本体结构包括交替叠置的绝缘介质层和第一牺牲层；在各所述第一牺牲层的远离所述衬底的裸露表面上形成第二牺牲层，得到多个预备台阶，所述预备台阶包括依次叠置的所述绝缘介质层、所述第一牺牲层以及所述第二牺牲层，所述第二牺牲层不与其他的所述预备台阶的侧壁接触，所述第二牺牲层包括层叠的多个第二子牺牲层，且任意相邻的两个所述第二子牺牲层中，第一个所述第二子牺牲层的掺杂浓度小于第二个所述第二子牺牲层的掺杂浓度，其中，第一个所述第二子牺牲层与所述第一牺牲层的距离为H1，第二个所述第二子牺牲层与所述第一牺牲层的距离为H2，H1＜H2；在所述基底的裸露表面上以及各所述预备台阶的裸露表面上沉积介质材料；将各所述预备台阶中的所述第一牺牲层的材料以及所述第二牺牲层的预定部分的材料分别置换为导电材料，形成多个导电层，置换后的所述预备台阶为台阶，其中，所述预定部分为一个或者多个连续的所述第二子牺牲层，且所述预定部分包括与所述第一牺牲层接触的所述第二子牺牲层，剩余的所述第二子牺牲层为阻挡层；对形成有多个所述台阶的所述基底进行刻蚀，使得各所述台阶的所述导电层裸露，形成多个沟槽。

可选地，在各所述第一牺牲层的远离所述衬底的裸露表面上形成第二牺牲层，包括：在所述基底的裸露表面上依次形成多个叠置的预备子牺牲层，任意相邻的两个所述预备子牺牲层中，后一个形成的所述预备子牺牲层的掺杂浓度小于前一个形成的所述预备子牺牲层的掺杂浓度；对形成有多个所述预备子牺牲层的所述基底进行刻蚀，去除各所述预备子牺牲层的部分，形成多个所述预备台阶，剩余的所述预备子牺牲层为各所述第二子牺牲层。

可选地，将各所述预备台阶中的所述第一牺牲层的材料以及所述第二牺牲层的预定部分的材料分别置换为导电材料，包括：将各所述预备台阶中的各所述第一牺牲层的材料置换为所述导电材料；将各所述预备台阶中与所述第一牺牲层接触的所述第二子牺牲层的材料置换为所述导电材料。