[发明专利]高吞吐量线性反馈移位寄存器

权利要求书

1.一种N位线性反馈移位寄存器LFSR，包括：

P个并行触发器链，各自具有输出；

计数器电路，由第一时钟计时并且被配置为输出N个不同的输出字，其中在所述第一时钟的每个脉冲处产生所述N个不同的输出字中的一个不同的输出字，并且所述计数器电路被配置为一旦所述N个不同的输出字中的每个输出字已经被输出就复位；

多路复用器，具有单一输出，并且具有耦合到所述P个并行触发器链的输出的输入，所述多路复用器具有耦合到所述计数器电路的选择输入以从所述计数器电路接收所述N个不同的输出字，并且所述多路复用器被配置为根据从所述计数器电路接收到所述N个不同的输出字中的哪个输出字而将不同的输入传递到所述单一输出；以及

触发器，具有耦合到所述多路复用器的所述单一输出的输入，并且所述触发器由所述第一时钟计时，使得所述触发器在所述第一时钟的每个脉冲上将所述触发器的输入的当前状态传递到所述触发器的输出；

其中每个并行触发器链包括：

触发器链，由第二时钟计时，所述第二时钟等于所述第一时钟除以P，除了所述触发器链的最末触发器之外的所述触发器链的每个触发器具有计算为x+yP的索引，其中x表示所述触发器链属于所述P个并行触发器链中的哪个并行触发器链，并且其中y表示在由所述触发器占据的所述触发器链内的位置，其中所述触发器链的所述最末触发器具有计算为x+yP的索引，其中y等于最小整数，所述最小整数大于或等于(N-1-x)/P；以及

用于所述并行触发器链的组合逻辑电路，接收来自所述并行触发器链的所述触发器链的具有等于N-1阶本原多项式的指数的索引的那些触发器的输出作为输入，其中用于所述并行触发器链的所述组合逻辑电路将所述组合逻辑电路的输出作为输入提供给所述并行触发器链的所述触发器链中的第一个触发器。

2.根据权利要求1所述的N位LFSR，还包括控制器，所述控制器被配置为：在启动模式下，复位所述并行触发器链中的每个并行触发器链中除一个触发器之外的所有触发器，并且设置所述并行触发器链中的每个并行触发器链中未复位的所述一个触发器。

3.根据权利要求1所述的N位LFSR，其中所述组合逻辑电路包括异或(XOR)逻辑电路。

4.一种N位线性反馈移位寄存器LFSR，包括：

P个并行触发器链，各自具有输出，其中每个并行触发器链包括：

触发器链，由第二时钟计时，所述第二时钟等于第一时钟除以P，除了所述触发器链的最末触发器除之外的所述触发器链中的每个触发器具有计算为x+yP的索引，其中x表示所述触发器链属于所述P个并行触发器链中的哪个并行触发器链，并且其中y表示在由所述触发器占据的所述触发器链内的位置，其中所述触发器链的所述最末触发器具有计算为x+yP的索引，其中y等于最小整数，所述最小整数大于或等于(N-1-x)/P；以及

用于所述并行触发器链的异或(XOR)电路，接收来自所述并行触发器链的所述触发器链的具有等于N-1阶本原多项式的指数的索引的那些触发器的输出作为输入，其中用于所述并行触发器链的所述异或电路将所述异或电路的输出作为输入提供给所述并行触发器链的所述触发器链中的所述第一个触发器；

其中，在所述第二时钟的每个上升边沿处，分别从所述P个并行触发器链的每个触发器链的最末触发器的输出产生P个LFSR输出。

5.根据权利要求4所述的N位LFSR，还包括控制器，被配置为：在启动模式下，复位所述并行触发器链中的每个并行触发器链中除一个触发器之外的所有触发器，但是设置所述并行触发器链中的每个并行触发器链中未复位的所述一个触发器。

6.根据权利要求4所述的N位LFSR，还包括多路复用器，具有单一输出，并且所述多路复用器具有耦合到所述P个并行触发器链的输出的输入，并且所述多路复用器被配置为根据在所述多路复用器的选择输入处接收到N个不同的输出字中的哪个输出字而将不同的输入传递到所述单一输出。