[发明专利]使用延迟锁定回路(DLL)电路系统的存取命令延迟

权利要求书

1.一种装置，其包括：

多个存取线，其布置成网格；

多个存储器单元，其位于所述网格中的所述存取线的相交点处；

驱动器，其被配置成响应于存取命令将相应信号发射到所述多个存储器单元中的存储器单元；以及

延迟锁定回路DLL电路，其被配置成响应于来自相位检测操作的结果使所述存取命令延迟第一持续时间。

2.根据权利要求1所述的装置，其中所述DLL电路被配置成将控制信号发射到至少一额外延迟线，其中所述额外延迟线响应于所述控制信号使所述存取命令延迟所述第一持续时间，且其中所述控制信号被生成作为所述结果。

3.根据权利要求1所述的装置，其中所述多个存取线包括位线和字线，其中所述网格包括安置于与一或多个其它并行平面中的额外存储器单元相同的平面中的所述多个存储器单元，且其中所述多个存储器单元的子集共享所述多个存取线中的存取线。

4.根据权利要求1所述的装置，其包括相位检测器，所述相位检测器将参考时钟信号与数据参考信号进行比较以确定来自所述相位检测操作的所述结果，其中来自所述相位检测操作的所述结果包括被确定存在于所述参考时钟信号和所述数据参考信号之间的相位差的指示或频率差的指示或两者的指示。

5.根据权利要求4所述的装置，其包括延迟线电路系统，所述延迟线电路系统被配置成至少部分地基于所述相位差的所述指示、所述频率差的所述指示或两者的所述指示使所述存取命令和所述参考时钟信号延迟所述第一持续时间。

6.根据权利要求1所述的装置，其包括命令解码器电路，所述命令解码器电路被配置成响应于从路由和缓冲器电路接收的系统时钟的转变来生成所述存取命令。

7.根据权利要求1所述的装置，其中所述存取命令包括写入命令。

8.根据权利要求1所述的装置，其中所述存取命令包括读取命令。

9.根据权利要求1所述的装置，其包括模拟延迟锁定回路DLL时钟树，其中所述模拟DLL时钟树包括被配置成使已经被延迟所述第一持续时间的所述存取命令延迟第二持续时间的逻辑电路系统。

10.根据权利要求9所述的装置，其中所述第二持续时间等于当经由所述DLL电路的排除被配置成延迟所述存取命令的延迟线电路的组件的子集发射时施加到参考时钟信号的延迟，其中所述第一持续时间基于所述参考时钟信号和数据DQ参考信号之间的定时差确定。

11.根据权利要求10所述的装置，其中所述第二持续时间等于与延迟锁定回路DLL时钟树、数据DQ驱动器、数据DQ引脚和输入缓冲器的操作相关联的延迟。

12.根据权利要求10所述的装置，其包括命令解码器电路，其中所述第二持续时间和所述第一持续时间被选择为致使到达数据DQ引脚的数据信号与到达时钟CLK衬垫的系统时钟同相，其中所述CLK衬垫将所述系统时钟发射到路由和缓冲器电路，其中所述路由和缓冲器电路被配置成在将所述系统时钟发射到被配置成响应于所述系统时钟发射所述存取命令的所述命令解码器电路的同时延迟所述系统时钟。

13.一种方法，其包括：

在相位检测器处接收参考时钟信号和数据参考信号；

确定所述参考时钟信号和所述数据参考信号的转变之间的相位差；

至少部分地基于所述相位差将控制信号从所述相位检测器发射到延迟线；以及

响应于所述控制信号使用所述延迟线延迟存取命令。

14.根据权利要求13所述的方法，其中延迟所述存取命令包括经由所述延迟线发射所述存取命令，所述延迟线包括响应于所述延迟线接收所述控制信号而调整的电路系统。