[发明专利]三维存储器及其制造方法

说明书

本申请提供了一种三维存储器及其制造方法，该方法包括：在半导体衬底的一侧形成外围电路；在半导体衬底的相对的另一侧形成牺牲层和堆叠结构，堆叠结构包括核心区，其包括多个贯穿堆叠结构并延伸至半导体衬底的多个沟道结构；形成贯穿堆叠结构并延伸至牺牲层内的栅极间隙；以及经由栅极间隙将牺牲层替换为导电层以电连接多个沟道结构。本申请提供的三维存储器，其外围电路与半导体层和存储堆叠结构形成在同一半导体衬底相对的两侧，提高了器件的集成度；另外，在形成SWNN结构时，半导体衬底将外围电路深入其中的部分与待形成SWNN结构的部分隔两侧，提高了SWNN结构的适配性。

技术领域

本申请涉及半导体技术领域。具体地，本申请涉及一种三维存储器及其制造方法。

背景技术

三维存储器的框架包括键合的存储阵列和外围电路，在传统的三维存储器制造工艺中，通常先在不同的衬底上形成外围电路和存储阵列(本文称“存储堆叠结构”)，然后将二者以面对面或背对背的方式直接键合形成。上述制造工艺存在如下问题：

一方面，随着三维存储器的结构不断向着高层数高密度发展，外围电路和存储堆叠结构形成在不同衬底上降低了三维存储器的面积利用率，因此不利于提高器件的集成度。

另一方面，在直接键合时需要将存储堆叠结构和外围电路的键合触点一一对准键合，键合触点的分布受到存储器结构的限制并且对准所需的精确度要求较高。

应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景，然而，这些内容并不一定属于在本申请的申请日之前本领域技术人员已知或理解的内容。

发明内容

为了解决上述问题，本申请一方面提供了一种半导体器件制造方法，该方法包括：在半导体衬底的一侧形成外围电路；以及在所述半导体衬底的相对的另一侧形成存储阵列。

在本申请的一个实施方式中，形成所述存储阵列包括：在所述半导体衬底的相对的另一侧形成牺牲层以及与所述外围电路对应的堆叠结构，所述堆叠结构包括核心区，其包括多个贯穿所述堆叠结构并延伸至所述半导体衬底的多个沟道结构；形成贯穿所述堆叠结构并延伸至所述牺牲层内的栅极间隙；以及经由所述栅极间隙将所述牺牲层替换为导电层以电连接所述多个沟道结构。

在本申请的一个实施方式中，在形成所述外围电路之后，在所述半导体衬底和所述外围电路上形成刻蚀停止层；以及在所述刻蚀停止层上形成第二介质层。

在本申请的一个实施方式中，形成所述外围电路包括：在所述半导体衬底中形成隔离结构以限定出至少一个有源区；以及在所述至少一个有源区形成至少一个外围电路器件，以形成所述外围电路。

在本申请的一个实施方式中，在形成所述牺牲层之后、形成所述堆叠结构之前，在所述牺牲层上形成半导体层。

在本申请的一个实施方式中，所述半导体衬底包括N型掺杂区，形成所述堆叠结构包括：在所述半导体层上形成堆叠层；以及形成贯穿所述堆叠层并延伸至所述N型掺杂区内的所述多个沟道结构。

在本申请的一个实施方式中，形成所述沟道结构包括：形成贯穿所述堆叠层并延伸至所述N型掺杂区内的所述多个沟道孔；以及在所述沟道孔的侧壁及底部形成存储膜和半导体沟道。

在本申请的一个实施方式中，所述堆叠结构包括位于所述核心区的至少一侧的台阶区及位于所述台阶区的相对的至少另一侧的外围区，形成所述堆叠结构还包括：采用第一介质层填充所述台阶区和所述外围区并使所述第一介质层的顶表面至少不低于所述沟道结构的顶部。

在本申请的一个实施方式中，形成所述栅极间隙包括：去除所述半导体层的沿所述栅极间隙的侧壁的一部分以形成横向的凹槽；在所述栅极间隙的侧壁和所述凹槽中同时沉积绝缘层；以及去除所述栅极间隙的侧壁的所述绝缘层。