[发明专利]一种半导体器件及其制备方法

说明书

本发明公开了一种半导体器件及其制备方法，包括衬底和位于衬底上的堆叠结构，所述衬底包括器件区，所述器件区包括存储阵列区和与所述存储阵列区相邻的外围区，堆叠结构包括位于存储阵列区的第一堆叠结构和位于外围区的第二堆叠结构，第一堆叠结构包括交替堆叠的层间绝缘层和层间栅极层，第二堆叠结构包括交替堆叠的层间绝缘层和层间介质层。本发明将现有技术中填充存储阵列区的边缘台阶区和外围区的介质层替换为堆叠结构，能够减小介质层导致的应力，进而减小芯片内部的应力。

技术领域

本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法。

背景技术

现有的3D NAND芯片包括多个存储阵列区(plane)和位于存储阵列区周围的外围区，存储阵列区用于形成存储沟道结构，外围区用于形成接触触点用于电信号连接。plane边缘具有台阶结构以及覆盖台阶结构的介质层(例如正硅酸乙酯(TEOS))，每个plane形成独立的存储阵列。在晶圆被切割成多个芯片之前，晶圆包括多个芯片集成电路和纵横交错的切割道(芯片集成电路指的是芯片在切割之前的称呼)，一般切割道下方的衬底可以形成对准标记，以在后续形成台阶结构和沟道结构的工艺中提供对准信号。

在现有产品结构中TEOS填充存储阵列边缘的台阶区和外围区，但是TEOS会造成很大的应力进而导致后续制备工艺中的问题。

发明内容

本发明的目的在于提供一种半导体器件及其制备方法，旨在减小芯片内部的应力。

一方面，本发明提供一种半导体器件，包括：

衬底，所述衬底包括器件区，所述器件区包括存储阵列区和与所述存储阵列区相邻的外围区；

位于所述衬底上的堆叠结构，所述堆叠结构包括位于所述存储阵列区的第一堆叠结构和位于所述外围区的第二堆叠结构，所述第一堆叠结构包括交替堆叠的层间绝缘层和层间栅极层，所述第二堆叠结构包括交替堆叠的所述层间绝缘层和层间介质层。

进一步优选的，所述衬底还包括切割道区，所述切割道区包括多个第一切割道区和多个第二切割道区，多个所述第一切割道区和多个所述第二切割道区交叉限定出多个所述器件区；所述堆叠结构还包括位于所述第一切割道区和所述第二切割道区的第三堆叠结构，所述第三堆叠结构包括交替堆叠的所述层间绝缘层和所述层间介质层。

进一步优选的，所述衬底上对应于所述第一切割道区和/或所述第二切割道区形成有对准标记。

进一步优选的，所述衬底上对应于所述外围区形成有对准标记。

进一步优选的，所述半导体器件还包括垂直贯穿所述堆叠结构的分隔结构，所述分隔结构围绕所述存储阵列区，且分隔所述存储阵列区和所述外围区。

进一步优选的，所述半导体器件还包括垂直贯穿所述第二堆叠结构的多个孔状结构，所述多个孔状结构位于所述分隔结构远离所述存储阵列区的一侧、且环绕所述分隔结构间隔设置，每个所述孔状结构从径向方向由外向内包括第一介质层和外围导电柱。

进一步优选的，所述分隔结构包括分隔沟槽和填充在所述分隔沟槽中的第二介质层。

进一步优选的，所述半导体器件还包括垂直贯穿所述第二堆叠结构的环状结构，所述环状结构位于所述器件区的边缘、且所述环状结构的内环环绕所述器件区；由所述环状结构的外环指向所述环状结构的内环的方向，所述环状结构包括第三介质层和密封环。

进一步优选的，所述存储阵列区包括台阶区，所述台阶区将所述存储阵列区隔成两个子存储阵列区。

进一步优选的，所述半导体器件还包括垂直贯穿所述第一堆叠结构的多个存储沟道结构。

另一方面，本发明提供一种半导体器件的制备方法，包括：

形成衬底，所述衬底包括器件区，所述器件区包括存储阵列区和与所述存储阵列区相邻的外围区；