[发明专利]制造半导体器件的方法和对应器件

说明书

本公开的实施例涉及制造半导体器件的方法和对应器件。至少一个半导体芯片或裸片被保持在芯片保持器件中提供的芯片保存结构内。然后，芯片保持器件被定位，其中至少一个半导体芯片或裸片被布置成面向芯片安装基底中的芯片附接位置。该定位在布置在芯片保存结构处的至少一个半导体芯片或裸片与芯片安装基底中的芯片附接位置之间产生腔。芯片附接材料被分配到腔中。一旦被固化，在芯片安装基底中的芯片附接位置处，芯片附接材料将至少一个半导体芯片或裸片附接到基底上。

优先权要求

本申请要求于2020年08月24日提交的意大利专利申请No.102020000020386的优先权权益，其内容在法律允许的最大范围内通过引用整体并入本文。

技术领域

本描述涉及制造半导体器件。

例如，一个或多个实施例可以被应用于制造诸如集成电路(IC)的半导体器件。

背景技术

如由大量技术和专利文献所证实的，制造诸如集成电路(IC)的半导体器件是一个吸引了广泛研究活动的技术领域。

尽管在该领域进行了广泛的活动，但仍需要进一步改善的解决方案。

本领域需要在半导体器件的制造中提供改善的解决方案。

发明内容

一个或多个实施例可以涉及一种方法。

一个或多个实施例可以涉及对应的器件。

一个或多个实施例可以例如在半导体器件制造中提供各种类型的改善。

例如，一个或多个实施例可以提供以下优点中的一个或多个优点：减少布置在诸如引线框架的基底上的半导体芯片或裸片的变形(主要是在半导体芯片或裸片的厚度较小时)；改善分配在基底上的粘着剂的粘附力；减少在半导体芯片或裸片与半导体芯片或裸片的(前或顶)表面之上的基底之间的交界处提供的粘着剂的溢出(主要在这种半导体芯片或裸片的厚度较小时)；粘着剂在半导体芯片或裸片与基底之间的交界处的受控尺寸的施加；以及在基底上布置和附接半导体芯片或裸片涉及的时间的减少。

一个或多个实施例可以被用在QFN(四方扁平无引线)VIPower(垂直智能电源)产品上，其可选地包括具有小厚度(例如，110μm)的裸片。

一个或多个实施例可以被用在UQFN(超薄四方扁平无引线)MR(多行)产品上，其可选地包括具有小厚度(例如，145μm)的裸片。

一个或多个实施例可以被用在MEMS(微机电系统)产品上。

附图说明

现在将参考附图，仅通过示例的方式描述一个或多个实施例，其中：

图1A至图1G是方法的一个实施例中可能步骤的示例；

图2A至图2C是利用实施例中的步骤可获得的结果的示例性平面图；

图3A和图3B是可以被用在实施例中的保持器件的透视图；

图4和图5A至图5B是图3A和图3B的器件的可能用途的示例性的透视图和侧视图；

图6A和图6B是方法的一个实施例中的可能步骤的示例性透视图；

图7A和图7B是实施例中的引线框架的某些元件的透视图；

图8是方法的一个实施例中的可能步骤的示例性侧视图；

图9A和图9B是实施例中的引线框架的某些元件的透视图；

图10是方法的一个实施例中的可能步骤的示例性侧视图；

图11A和图11B是实施例中的基底的某些元件的透视图；