[发明专利]一种强锁存结构的D触发器电路

说明书

本发明公开了一种强锁存结构的D触发器电路，包括依次连接的四个逻辑输入反相器、强锁存电路、两个传输门，强锁存电路包括两个NMOS晶体管，四个PMOS晶体管，左侧部分的晶体管依次串联，右侧部分的晶体管同样依次串联，两侧部分构成强锁存结构；PMOS晶体管PM6栅极与Q节点相连，PMOS晶体管PM8栅极与Q非节点相连，相互构成负反馈回路；强锁存电路接收四个逻辑输入反相器给进来的方波信号，并保存在Q和Q非节点，每次转换能减少左侧或右侧部分的电流从VDD流入GND，从而大大减少动态泄漏。上述电路解决了传统锁存器泄露功耗和信号翻转的过程中短路功耗大的问题，降低了整个芯片设计的功耗。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种强锁存结构的D触发器电路。

背景技术

D触发器在超大规模集成(Very Large Scale Integration，VLSI)电路的应用非常广泛，提高D触发器的性能是增强整个VLSI电路性能最重要的任务之一。作为新兴信息产业的重要应用领域，物联网的万亿级别市场正在逐步形成，超万亿级的设备和节点将通过物联网技术实现万物互联和万物智联。受限于体积、重量和成本等因素，物联网节点(如可穿戴设备、智能家居节点、无线传感器节点、环境监测节点等)需要在微型电池进行供电的情况下，持续工作数年乃至十年以上，这对芯片提出了苛刻的低功耗要求，而在芯片设计中D触发器是非常重要的一部分，因此实现一个超低功耗快响应的D触发器对整个芯片设计降低功耗具有非常重要的意义。

传统的D触发器拓扑是由输入反相器，两个半锁存器(主存锁存器和从锁存器)，输出反相器组成。由于半锁存结构互补的上拉网络和下拉网络之间存在强大的竞争电流，尤其是当VDDL位于亚阈值区域时，目前有论文和实验表明，将信号从亚阈值电压转换为高于阈值电压需要将两个NMOS晶体管的尺寸放大几个数量级，以克服上拉网络的强度，造成面积的额外消耗，这是不现实和不可接受的；同时因为是半锁存器，在转变的过程中，会有PMOS和NMOS同时导通，导致动态功耗增大，因两个半锁存器，也导致D触发器的速率变慢，这样也造成面积的额外消耗。

发明内容

本发明的目的是提供一种强锁存结构的D触发器电路，该电路采用动态泄露抑制(DLS，Dynamic Leakage Suppression)强锁存结构来锁存电路，降低了面积消耗和每次转换的功耗，并提升了响应速度，从而降低了整个芯片设计的功耗。

本发明的目的是通过以下技术方案实现的：

一种强锁存结构的D触发器电路，所述电路包括依次连接的四个逻辑输入反相器、强锁存电路、两个传输门，其中：

第一逻辑输入反相器由一个NMOS晶体管NM0、一个PMOS晶体管PM0构成；PMOS晶体管PM0的源极与电源VDD相连，NMOS晶体管NM0的源极与地线GND相连，PM0的漏极与NM0的漏极相互连接作为输出信号，PM0的栅极与NM0的栅极相互连接作为输入信号；

第二逻辑输入反相器由一个NMOS晶体管NM1、一个PMOS晶体管PM1构成；PMOS晶体管PM1的源极与电源VDD相连，NMOS晶体管NM1的源极与GND相连，PM1的漏极与NM1的漏极相互连接作为输出信号，PM1的栅极与NM1的栅极相互连接作为输入信号；

第三逻辑输入反相器由一个NMOS晶体管NM4、一个PMOS晶体管PM4构成；PMOS晶体管PM4的源极与电源VDD相连，NMOS晶体管NM4的源极与GND相连，PM4的漏极与NM4的漏极相互连接作为输出信号，PM4的栅极与NM4的栅极相互连接作为输入信号；

第四逻辑输入反相器由一个NMOS晶体管NM5、一个PMOS晶体管PM5构成；PMOS晶体管PM5的源极与电源VDD相连，NMOS晶体管NM5的源极与GND相连，PM5的漏极与NM5的漏极相互连接作为输出信号，PM5的栅极与NM5的栅极相互连接作为输入信号；

且四个逻辑输入反相器都是PMOS漏极与NMOS漏极相连；