[发明专利]一种三维集成电路片间混合键合布局布线优化方法

说明书

本发明涉及一种三维集成电路片间混合键合布局布线优化方法，包括数据识别程序模块将初始位置和每轮迭代后的计算数据导入设计，通过读取数据信息进行计算，得出每轮迭代后待求量的统计计数值；数据预测程序模块使用自动求导计算架构，根据每轮迭代更新的损失函数进行新一轮的数据预测；分析反馈程序模块对每次迭代后设计的总线长和时序信息进行分析，输出每轮迭代结果，以求出整体最优结果。有益效果是优化调整面对面堆叠的两个裸片之间混合键合位置、和/或优化调整两个裸片各自标准单元位置，使得三维集成电路片间混合键合布局布线最优。

【技术领域】

本发明涉及半导体制造技术领域，具体涉及一种三维集成电路片间混合键合布局布线优化方法。

【背景技术】

集成电路的发展进入了后摩尔时代，芯片的研发成本不断提高，多芯片的异构集成设计成为更多产品的选择。然而传统的二维芯片封装结构具有芯片间数据通信速度缓慢，功耗较大，且系统面积较大等缺陷。三维芯片通过硅通孔等技术实现电路的垂直互连，使芯片能够在三维方向堆叠的密度最大，而外形的尺寸最小，极大地提升了芯片速度、降低了功耗，成为了芯片产业中一个全新的研究热点。三维集成电路(Three-dimensionalintegrated circuit，3D IC)设计方法应用于多芯片互联封装的场合中，比如多芯片异构设计、多内存模块系统设计、嵌入式桥接系统设计等。

在三维集成电路设计中，两个裸片进行面对面堆叠，组成一个三维芯片。在两个裸片的交界处需要确定片间混合键合(Hybrid Bonding)的位置及相关信号的分配关系。晶圆级混合键合技术可以实现金属之间和介质之间的同时键合，不仅解决了晶圆级底部填充问题，还显著地提高了微连接可靠性；混合键合技术能够加速实现10微米及以下的凸点间距(Pitch)，提供更高的互连密度、更小更简单的电路、更大的带宽、更低的电容、更低的功耗。根据两个芯片各自的标准单元(Standard Cell)摆放位置，通过片间混合键合位置将两个裸片进行互联，从而对三维集成电路设计进行全局布局布线，确定信号之间的连接关系，得出全局时序信息。其中，片间混合键合位置的确定，对三维集成电路设计整体的绕线长度和时序信息非常重要。

PyTorch是一个开源的Python机器学习库，基于Torch，用于自然语言处理等应用程序，是一个基于Python的可续计算包，提供两个高级功能：1、具有强大的GPU加速的张量计算(如NumPy)；2、包含自动求导系统的深度神经网络。Cadence发布的Cadence Innovus设计实现系统，是新一代的物理设计实现解决方案，功能包括数字集成电路设计中的版图规划、预布线、时序分析、时钟树综合、详细布线、时序优化等环节，使系统芯片(system-on-chip，SoC)开发人员能够在加速上市时间的同时交付最佳功耗、性能和面积(PPA)指标的的设计，Innovus设计实现系统由具备突破性优化技术所构成的大规模的并行架构所驱动，在先进的16/14/10纳米FinFET工艺制程和其他成熟的制程节点上通常能提升10％到20％的功耗、性能和面积指标，并实现最高达10倍的全流程提速和容量增益。出租车几何或曼哈顿距离(Manhattan Distance)是由十九世纪的赫尔曼·闵可夫斯基所创词汇，是种使用在几何度量空间的几何学用语，用以标明两个点在标准坐标系上的绝对轴距总和。为简化和加速复杂IC的开发，Cadence设计系统公司推出Tempus静态时序分析与收敛工具，旨在帮助系统级芯片(SoC)开发者加速时序收敛，将芯片设计快速转化为可制造的产品。

静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF(触发器)的建立和保持时间以及其他基于路径的时延要求是否满足。静态时序分析分类主要分为四种：reg2reg、reg2pin、pin2reg、pin2pin。时钟延时，时钟走全局时钟网络，希望时钟到达寄存器的时间保持一致，但是现实不是这样的，到达各个寄存器的时间不同，称时钟到达目标寄存器和源端寄存器之间的时钟差称为时钟偏斜即Tclk2-Tclk1，称为时钟延迟。建立(时间)松弛指的是，在下一次时钟触发脉冲来时，第一级触发器输出数据到建立时间前之间的时间最大为多少，这个一般用来确定时钟最大的工作频率。