[发明专利]一种静电保护器件

说明书

本发明涉及半导体技术领域，具体公开了一种静电保护器件，其中，包括：第一导电类型衬底和第二导电类型外延层，第二导电类型外延层内设置第二导电类型阱区和第一导电类型阱区，第二导电类型阱区内设置有第一N+区和第一P+区，第一导电类型阱区内设置有第二N+区和第二P+区，第二导电类型阱区与第一导电类型阱区的相切位置处设置第三N+区，在第三N+区与第二N+区之间设置齐纳注入ZP区，第三N+区与齐纳注入ZP区接触，齐纳注入ZP区与第二N+区之间设置肖特基注入P型区，肖特基注入P型区分别与齐纳注入ZP区以及第二N+区间隔设置。本发明提供的静电保护器件能够解决由于少子存储效应所导致的负向钳位电压上升问题以及响应速度过慢的问题。

技术领域

本发明涉及半导体技术领域，尤其涉及一种静电保护器件。

背景技术

静电放电（Electro-Static discharge，简称ESD）在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几十或者上百瓦，对电路系统内的芯片的摧毁强度极大。据统计35%以上的芯片失效是由于ESD损伤引起的。所以芯片或系统的设计中，静电保护模块的设计直接关系到电路系统的功能稳定性，以及系统可靠性，对电子产品极为重要。TVS是用于系统级ESD防护的核心器件，其性能对电子系统的可靠性至关重要。

然而对于可控硅（Silicon- Controlled Rectifier，简称S-CR）器件而言，其负向ESD能量是通过体内寄生体二极管进行泄放的，因此其体内二极管性能决定了器件的负向ESD能力。而根据图1所示的常规S-CR结构，其体内寄生二极管为一常规PN结二极管，由于该管存在少子存储效应，在正向导通后若电压迅速转为负向，大量存储在相应区域的少子会严重影响负向ESD能量的释放，而ESD实际测试波形正是这种快速正负交替的波形。

因此，如何能够解决由少子存储效应所导致的负向钳位电压上升问题以及响应速度过慢的问题成为本领域技术人员亟待解决的技术问题。

发明内容

本发明提供了一种静电保护器件，解决相关技术中存在的由少子存储效应所导致的负向钳位电压上升问题以及响应速度过慢的问题。

作为本发明的一个方面，提供一种静电保护器件，其中，包括：第一导电类型衬底和设置在第一导电类型衬底上的第二导电类型外延层，所述第二导电类型外延层内设置第二导电类型阱区和第一导电类型阱区，所述第二导电类型阱区与所述第一导电类型阱区相切设置，所述第二导电类型阱区内设置有第一N+区和第一P+区，所述第一N+区和所述第一P+区相切设置，所述第一导电类型阱区内设置有第二N+区和第二P+区，所述第二N+区和所述第二P+区相切设置，所述第二导电类型阱区与所述第一导电类型阱区的相切位置处设置第三N+区，在所述第三N+区与所述第二N+区之间设置齐纳注入ZP区，所述第三N+区与所述齐纳注入ZP区接触，所述齐纳注入ZP区与所述第二N+区之间设置肖特基注入P型区，所述肖特基注入P型区分别与所述齐纳注入ZP区以及所述第二N+区间隔设置。

进一步地，所述第一N+区、第一P+区和所述肖特基注入P型区三者相连后作为所述静电保护器件的阳极，所述第二N+区与所述第二P+区连接后作为所述静电保护器件的阴极。

进一步地，所述第一N+区与所述第一P+区连接后作为所述静电保护器件的阳极，所述第二N+区与所述第二P+区连接后作为所述静电保护器件的阴极，所述肖特基注入P型区与所述静电保护器件的阳极之间设置一个肖特基二极管，所述肖特基二极管的阳极连接所述肖特基注入P型区，所述肖特基二极管的阴极连接所述静电保护器件的阳极。

进一步地，所述第一N+区与所述第一P+区连接后作为所述静电保护器件的阳极，所述第二N+区与所述第二P+区连接后作为所述静电保护器件的阴极，所述肖特基注入P型区与所述静电保护器件的阳极之间设置多个串联的肖特基二极管，串联后的所述肖特基二极管的阳极连接所述肖特基注入P型区，串联后的所述肖特基二极管的阴极连接所述静电保护器件的阳极。