[发明专利]存储系统、存储控制器和存储芯片

权利要求书

1.一种存储系统，其特征在于，包括：

一存储器，该存储器包含一数据总线与一选通器，该存储器利用该数据总线接收一并行命令，并利用该选通器接收一串行命令；及

一物理层，该物理层传送该并行命令给该数据总线；其中该物理层将一输入数据转换成该串行命令，并传送该串行命令给该选通器。

2.如权利要求1所述的存储系统，其特征在于，该存储器少于45个信号接脚，该数据总线具有16个信号接脚，该选通器仅具有1个信号接脚；其中该并行命令系16位宽度，该串行命令系16位长度。

3.如权利要求1所述的存储系统，其特征在于，该存储器可同时接收该并行命令与该串行命令。

4.如权利要求1所述的存储系统，其特征在于，该并行命令包含一第一命令信号与一第一地址信号，该串行命令包含一第二命令信号与一第二地址信号；其中，该存储器依据该数据总线接收的该并行命令，于一第一预定时间后由该数据总线输出相对应该第一地址信号的一第一数据数据；其中，该存储器依据选通器接收的该串行命令，于一第二预定时间后由该数据总线输出相对应该第二地址信号的一第二数据数据。

5.如权利要求1所述的存储系统，其特征在于，该物理层包含一适应性转换电路与一组时钟信号，该适应性转换电路依据该组时钟信号，将该输入数据转换成16位长度的该串行命令。

6.如权利要求5所述的存储系统，其特征在于，该输入数据包含2组8位宽度的并行数据，该组时钟信号包含时钟1信号、时钟2信号与时钟3信号，其中该时钟2信号的周期长度是该时钟3信号的周期长度两倍，而该时钟1信号的周期长度是该时钟2信号的周期长度两倍，其中该适应性转换电路依据该时钟1信号、该时钟2信号与该时钟3信号，于8个时钟3信号的周期，将该2组8位宽度的并行数据，转换成16位长度的该串行命令。

7.如权利要求5所述的存储系统，其特征在于，该输入数据包含4组4位宽度的并行数据，该组时钟信号包含时钟2信号与时钟3信号，其中该时钟2信号的周期长度是该时钟3信号的周期长度两倍，其中该适应性转换电路依据该时钟2信号与该时钟3信号，于8个时钟3信号的周期，将该4组4位宽度的并行数据，转换成16位长度的该串行命令。

8.如权利要求5所述的存储系统，其特征在于，该输入数据包含8组2位宽度的并行数据，该组时钟信号包含时钟3信号，其中该适应性转换电路依据该时钟3信号，于8个时钟3信号的周期，将该8组2位宽度的并行数据，转换成16位长度的该串行命令。

9.如权利要求5所述的存储系统，其特征在于，该输入数据包含1组16位宽度的并行数据，该组时钟信号包含时钟0信号、时钟1信号、时钟2信号与时钟3信号，其中该时钟2信号的周期长度是该时钟3信号的周期长度两倍，该时钟1信号的周期长度是该时钟2信号的周期长度两倍，而该时钟0信号的周期长度是该时钟1信号的周期长度两倍，其中该适应性转换电路依据该时钟0信号、该时钟1信号、该时钟2信号与该时钟3信号，于8个时钟3信号的周期，将该1组16位宽度的并行数据，转换成16位长度的该串行命令。

10.如权利要求5所述的存储系统，其特征在于，更包含一控制器提供该输入数据予该物理层，该输入数据可以是1组16位宽度的并行数据、2组8位宽度的并行数据、4组4位宽度的并行数据、或8组2位宽度的并行数据，其中该存储器包含一时钟信号，该适应性转换电路于8个时钟信号的周期，将该1组16位宽度的并行数据、该2组8位宽度的并行数据、该4组4位宽度的并行数据、或该8组2位宽度的并行数据，转换成16位长度的该串行命令。

11.如权利要求1所述的存储系统，其特征在于，该物理层经由16位宽度的DQ总线，传送该并行命令给该数据总线；该物理层经由1位宽度的STB线，传送该串行命令给该选通器。

12.如权利要求11所述的存储系统，其特征在于，该16位宽度的DQ总线与该1位宽度的STB线分离。