[发明专利]存储系统、存储控制器和存储芯片

说明书

本发明公开了一种存储系统。存储系统包括存储器、控制器、和物理层。存储器包含数据总线与单一接脚的STB选通器，存储器利用数据总线接收并行命令，并利用STB选通器接收串行命令。物理层将控制器发出的STB输入数据转换成串行命令，并经由STB选通器传串行命令给存储器。

技术领域

本发明涉及一种存储系统、存储控制器和一存储芯片，尤其涉及一种可使数据在存储控制器和存储芯片之间并行与串行传输的存储系统和存储芯片。

背景技术

现今，用于高性能计算或人工智能系统中的存储系统通常包括动态随机存取存储器芯片和逻辑电路。由于所述动态随机存取存储器芯片的堆栈结构，使得所述动态随机存取存储器芯片的尺寸无法跟上所述逻辑电路的尺寸。因此，存储墙效应(memory-walleffect)会发生，导致所述逻辑电路和所述动态随机存取存储器芯片之间的数据传输率会降低。为了克服所述存储墙效应，现有技术通常使用较快的数据率(例如从双倍数据率double data rate three(DDR3)到double data rate fourth(DDR4)或double data ratefifth(DDR5))在所述动态随机存取存储器芯片和所述逻辑电路之间传输数据，或使用所述逻辑电路的宽数据总线和所述动态随机存取存储器芯片的宽数据总线(例如高带宽存储器(High Bandwidth Memory,HBM)，在所述动态随机存取存储器芯片和所述逻辑电路之间传输数据。然而，较快的数据率有些缺点(例如较昂贵的测试仪、噪声容限(noise margin)较小…等)，且所述逻辑电路的宽数据总线和所述动态随机存取存储器芯片的宽数据总线也有些缺点(例如更高的功率、更大的晶粒面积、昂贵的硅穿孔(Through-Silicon Via)工艺…等)。

通常使用单独的存储器芯片或芯片组合来提供存储器存储要比将存储集成到系统逻辑IC上更具有成本效益。因此，存储系统需要总线用于将控制器IC互连到一个或多个存储器芯片。控制器IC可以执行与系统操作相关的其他任务，例如视频处理、可编程逻辑或其他功能，而不仅限于存储器接口功能。存储器技术在一定程度上决定了连接到存储器的总线所使用的协议的要求。同时，总线协议和物理特性确定了使用总线的存储器芯片和控制器IC的带宽和功能要求。

存储器IC通常支持这个广泛的应用领域，它们通常结合数十个信号用于与控制器IC的电连接，以显露和访问所有存储器IC功能。请参照图1，图1是说明现有技术所公开的将DDR3 DRAM互连到控制器的现有技术DDR3型存储器总线。DDR3 DRAM总线200具有时钟信号、数据信号、地址信号、存储体地址信号、命令信号、选通信号、参考电压信号、终端电压等，DDR3存储器总线包括这些信号。总共有超过45个信号与DDR3总线配合使用。因此每个DDR3DRAM将需要45个信号接脚，将造成封装成本增加与布局的复杂性。因此，对于许多类型的应用，亦即，不需要大容量存储器系统等应用，希望减少连接到存储器芯片所需的信号的数量。然而，如果减少信号接脚，意味着减少总线宽度，在总线信号较少的情况下，控制器IC上的存储器接口电路需要较少的硅面积。虽然具有少量的信号接脚的也使得更容易在控制器IC的平面图上将信号保持在一个小区域内，这可以提供IC布局的好处。同时，更少的信号意味着用于互连存储器IC和控制器IC的连接更少。但是随着信号数量的减少，总线的最大带宽亦减小，对于给定的交换速度：仅有较少切换信号用于传输信息。因此如何一方面减少存储器芯片的信号接脚或总线宽度，另一方面维持一定传输速率与信号数量，是存储系统的设计者所要解决的重要问题。

发明内容

本发明公开一种存储系统，包括一存储器及一物理层，该存储器包含一数据总线与一选通器，该存储器利用该数据总线接收一并行命令，并利用该选通器接收一串行命令。该物理层传送该并行命令给该数据总线；其中该物理层将一输入数据转换成该串行命令，并传送该串行命令给该选通器。

根据本发明的实施例，该存储器少于45个信号接脚，该数据总线具有16个信号接脚，该选通器仅具有1个信号接脚；其中该并行命令系16位宽度，该串行命令系16位长度。根据本发明的实施例，该存储器可同时接收该并行命令与该串行命令。