[发明专利]集成电路性能分析方法、装置、仿真设备及存储介质

说明书

本申请适用于集成电路技术领域，提供了一种集成电路性能分析方法、装置、仿真设备及存储介质，通过首先对目标电路进行较少次数的蒙地卡罗模拟，获得目标电路的模拟结果；然后对目标电路的模拟结果进行变异数分析，获得目标电路的变异数分析结果；再然后根据目标电路的变异数分析结果，确定目标电路中的关键器件，并根据预设乱数表对关键器件进行符合高良率要求的蒙地卡罗模拟，获得与关键器件的最差模拟结果对应的预设乱数表中的乱数组合；最后根据乱数组合对目标电路进行蒙地卡罗模拟，获得目标电路的最差模拟结果，并根据目标电路的最差模拟结果，获得目标电路的良率分析结果，可以有效节约对目标电路进行产业化验证时耗费的资源并降低成本。

技术领域

本申请属于集成电路技术领域，尤其涉及一种集成电路性能分析方法、装置、仿真设备及存储介质。

背景技术

集成电路设计中的IP核(intellectual property core)核通常指应用在系统级芯片(System on Chip，SoC)中且具有特定功能的可复用(reusable)的电路模块，具有标准性和可交易性。通过产业化验证(sign off)的IP核可以被系统设计工程师直接植入集成电路。目前，对IP核进行产业化验证需要进行数百万次等级的高良率(high sigma)的蒙地卡罗(Monte Carlo)模拟，才能确保IP核的良率符合要求，需要耗费大量资源，成本较高。

发明内容

有鉴于此，本申请实施例提供了一种集成电路性能分析方法、装置、仿真设备及存储介质，以解决目前对IP核进行产业化验证需要进行数百万次等级的高良率的蒙地卡罗模拟，才能确保IP核的良率符合要求，需要耗费大量资源，成本较高的问题。

本申请实施例的第一方面提供了一种集成电路性能分析方法，包括：

对目标电路进行预设次数蒙地卡罗模拟，获得所述目标电路的模拟结果，所述预设次数远小于符合高良率要求的蒙地卡罗模拟次数；

对所述目标电路的模拟结果进行变异数分析，获得所述目标电路的变异数分析结果；

根据所述目标电路的变异数分析结果，确定所述目标电路中的关键器件；

根据预设乱数表对所述关键器件进行符合高良率要求的蒙地卡罗模拟，获得与所述关键器件的最差模拟结果对应的所述预设乱数表中的乱数组合；

根据所述乱数组合对所述目标电路进行蒙地卡罗模拟，获得所述目标电路的最差模拟结果；

根据所述目标电路的最差模拟结果，获得所述目标电路的良率分析结果。

本申请实施例的第二方面提供了一种集成电路性能分析装置，包括：

第一模拟单元，用于对目标电路进行预设次数蒙地卡罗模拟，获得所述目标电路的模拟结果，所述预设次数远小于符合高良率要求的蒙地卡罗模拟次数；

第一分析单元，用于对所述目标电路的模拟结果进行变异数分析，获得所述目标电路的变异数分析结果；

确定单元，用于根据所述目标电路的变异数分析结果，确定所述目标电路中的关键器件；

第二模拟单元，用于根据预设乱数表，对所述关键器件进行符合高良率要求的蒙地卡罗模拟，获得与所述关键器件的最差模拟结果对应的所述预设乱数表中的乱数组合；

第三模拟单元，用于根据所述乱数组合对所述目标电路进行蒙地卡罗模拟，获得所述目标电路的最差模拟结果；

第二分析单元，用于根据所述目标电路的最差模拟结果，获得所述目标电路的良率分析结果。

本申请实施例的第三方面提供了一种仿真设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现本申请实施例的第一方面提供的集成电路性能分析方法的步骤。