[发明专利]具有增大的接头临界尺寸的三维存储器器件及其形成方法

说明书

公开了具有增大的接头临界尺寸的三维(3D)存储器器件的实施例及其形成方法。在一个示例中，公开了一种3D存储器器件。所述3D存储器器件包括衬底、在衬底上具有多个交替的导体层和电介质层的存储器堆叠，以及存储器串，该存储器串垂直地延伸穿过第一存储器堆叠并且具有沿着存储器串的侧壁的存储器膜。存储器膜包括由电介质层插入的不连续的阻挡层。

本申请为分案申请，其原申请是于2020年2月26日(国际申请日为2020年1月21日)向中国专利局提交的专利申请，申请号为202080000169.0，发明名称为“具有增大的接头临界尺寸的三维存储器器件及其形成方法”。

背景技术

本公开内容的实施例涉及三维(3D)存储器器件及其制造方法，更具体地，关于具有增大的接头临界尺寸(CD)的3D存储器器件及其制造方法。

通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储器单元被缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储器单元的存储密度接近上限。

3D存储器架构能够解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和外围设备，用于控制去往和来自存储器阵列的信号。它的优点是占用的晶片面积比针对相同的比特密度的平面存储器单元要少。3D存储器架构中的存储器串与平面存储器单元中的存储器串的不同之处在于，该串垂直地排列在衬底上方。

然而，随着单元尺寸继续缩小，关于现有3D存储器结构和制造方法的成本、可靠性和性能出现了各种问题。因此，需要新颖的3D存储器器件及其制造方法来解决这些问题。

发明内容

本文公开了具有增大的接头临界尺寸的3D存储器器件的实施例及其形成方法。

在一个示例中，公开了一种3D存储器器件，其包括衬底、具有在衬底上的多个交替的导体层和电介质层的存储器堆叠，以及存储器串，其垂直地延伸穿过第一存储器堆叠并且具有沿着存储器串侧壁的存储器膜。存储器膜包括由电介质层插入的不连续的阻挡层。

在另一示例中，公开了一种3D存储器器件，其包括衬底、具有在衬底上的多个交替的导体层和电介质层的存储器堆叠，以及存储器串，其垂直地延伸穿过第一存储器堆叠并且具有沿着存储器串侧壁的存储器膜。存储器膜包括由电介质层插入的不连续的阻挡层。不连续的阻挡层具有多个部分，并且没有任何相邻近的部分是彼此相接触的。

在又一示例中，公开了一种用于形成3D存储器器件的方法。在衬底上形成包括交替的牺牲层和电介质层的电介质层面。形成垂直地延伸穿过第一电介质层面的开口。牺牲层的紧靠开口的侧壁的一侧被蚀刻。在牺牲层被蚀刻的位置形成不连续的阻挡层。随后在不连续的阻挡层和插入的电介质层上形成存储层、隧穿层和半导体通道。

附图说明

结合本文并且形成说明书一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理，并且使相关领域的技术人员能够制作和使用本公开内容。

图1示出了示例性3D存储器器件的横截面图。

图2A示出了根据本公开内容的一些实施例的具有增大的接头临界尺寸的示例性3D存储器器件的横截面。

图2B示出了根据本公开内容的一些实施例的具有增大的接头临界尺寸的另一示例性3D存储器器件的横截面。

图3A-3F示出了根据本公开内容的一些实施例的用于形成具有增大的接头临界尺寸的3D存储器器件的示例性制造工艺。

图4示出了根据本公开内容的一些实施例的用于形成具有增大的接头临界尺寸的3D存储器器件的示例性方法的流程图。

将参考附图描述本公开内容的实施例。

具体实施方式