[发明专利]一种非易失性存储器及其制造方法

说明书

本发明提供一种非易失性存储器及其制造方法，该非易失性存储器包括衬底、浮栅结构、硅化阻挡层及孔刻蚀阻挡层，其中，浮栅结构位于衬底上，浮栅结构包括自下而上依次堆叠的栅介质层与多晶硅层，并包括位于栅介质层及多晶硅层侧面的侧墙；硅化阻挡层位于衬底上并覆盖浮栅结构，硅化阻挡层的厚度大于35nm；孔刻蚀阻挡层位于衬底上并覆盖硅化物阻挡层。本发明通过增加多晶浮栅与孔刻蚀阻挡层之间的硅化阻挡层的厚度，能够有效地抑制浮栅电荷通过顶部介质的漏电，从而提高非易失性存储器的数据保持时间，数据保持时间可达85度下保持10年。另外，本发明的方案具有工艺复杂度较低、工艺成本较低的优点。

技术领域

本发明属于半导体集成电路技术领域，涉及一种非易失性存储器及其制造方法。

背景技术

基于单层多晶(Poly)的非易失性存储器(NVM)按照可编程次数分为一次可编程(OTP)、有限次可编程(FTP)和多次可编程(MTP)存储器，是采用浮栅(Floating Gate)存储电荷的机制。如图1所示是基于单层多晶的非易失性存储器示意图，包括位线端101、选择端102、控制端103、隧穿端104、浮栅(Floating Gate)105、控制管电容106、选择管107和浮栅晶体管108，浮栅晶体管108的衬底端、源端以及选择管107的衬底端相接到隧穿端104，浮栅晶体管108的漏端与选择管107的源端相连，可以通过热电子(HCI)或F-N隧穿进行编程，通过F-N隧穿进行擦除。

基于单层多晶的非易失性存储器是采用浮栅存储电荷的机制，只需要一层多晶，与标准CMOS工艺兼容。然而采用一般单层多晶的CMOS工艺制造的非易失性存储器，存储在浮栅上的电荷可能会通过浮栅周围介质漏电，其中，除了考虑浮栅底部栅氧的漏电，还要考虑浮栅顶部和侧壁的漏电，特别是浮栅顶部的漏电，浮栅上的电荷可通过电容耦合影响孔刻蚀阻挡层(CESL)的电荷分布，这会影响浮栅上电荷的保持，尤其是反向编码的时候，反向编码效应会加剧浮栅电荷泄漏。浮栅周围介质漏电会影响非易失性存储器的数据保持时间，从而不满足非易失性存储器对数据保持时间的要求。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种非易失性存储器及其制造方法，用于解决基于单层多晶的非易失性存储器中，存储在浮栅上的电荷容易通过浮栅周围介质漏电，影响非易失性存储器的数据保持时间的问题。

为实现上述目的及其他相关目的，本发明提供一种非易失性存储器，包括：

衬底；

浮栅结构，位于所述衬底上，所述浮栅结构包括自下而上依次堆叠的栅介质层与多晶硅层；

硅化阻挡层，位于所述衬底上并覆盖所述浮栅结构，所述硅化阻挡层的厚度大于35nm；

孔刻蚀阻挡层，位于所述衬底上并覆盖所述硅化物阻挡层。

可选地，所述硅化阻挡层的厚度大于100nm。

可选地，所述非易失性存储器包括硅化区域，所述硅化阻挡层围绕于所述硅化区域四周，所述孔刻蚀阻挡层中设有位于所述硅化区域的接触孔，所述接触孔的边界与所述硅化区域四周的所述硅化阻挡层的边界之间的间距大于0.15μm。

可选地，所述硅化阻挡层的材质包括氧化硅，所述孔刻蚀阻挡层的材质包括氮化硅及氮氧化硅中的至少一种。

本发明还提供一种非易失性存储器的制造方法，包括以下步骤：

提供一衬底，形成浮栅结构于所述衬底上，所述浮栅结构包括自下而上依次堆叠的栅介质层与多晶硅层；

对所述衬底进行离子注入以形成位于所述浮栅结构两侧的源区与漏区；

形成硅化阻挡层于所述衬底上，所述硅化阻挡层覆盖所述浮栅结构，所述硅化阻挡层的厚度大于35nm；

刻蚀所述硅化阻挡层以暴露硅化区域的所述衬底；