[发明专利]16位加法器及其实现方法、运算电路及芯片

说明书

本申请实施例提供了一种16位加法器及其实现方法、运算电路和芯片，该16位加法器包括N个进位模块和求和模块；每个进位模块对应第一加数和第二加数中的多个比特位，且包括预处理单元和多个进位计算单元；第n个进位模块包含的预处理单元，用于对对应的第一加数和第二加数中的多个比特位进行预处理；第n个进位模块包含的多个进位计算单元，用于根据预处理的结果和第n‑1个进位模块的级间进位参数进行运算，生成第n个进位模块对应的每个比特位的进位输出和第n个进位模块的级间进位参数，基本上实现了并行计算16位二进制数据中每个比特位的进位输出，以用于求和运算，由此可以缩短整个计算过程的时长，提高计算速度。

技术领域

本申请实施例涉及电路领域，尤其涉及一种16位加法器及其实现方法、运算电路及芯片。

背景技术

16位加法器是数字电路设计中常用电路之一，例如，16位加法器常常用于中央处理器(central processing unit，CPU)、图形处理器(graphics processing unit，GPU)等复杂逻辑芯片，也常常用于微控制单元(Microcontroller Unit，MCU)、现场可编程门阵列(Field Programmable Gate Array，FPGA)等综合性设计芯片。

相关技术中，16位加法器在计算每个比特位的求和结果时，通常需要先获取相邻前一比特位的进位输出，例如，在计算第2比特位的求和结果时需要先获取第1比特位的进位输出，在计算第3比特位的求和结果时需要先完获取进位链中第2比特位的进位输出。以此类推，计算第15比特位的求和结果时先获取进位链中第14比特位的进位输出，整个计算过程耗时较长，且计算速度较低。

发明内容

有鉴于此，本申请实施例提供了一种16位加法器及其实现方法、运算电路及芯片，用以克服上述全部或部分技术缺陷。

第一方面，本申请实施例提供了一种16位加法器，其包括：

N个进位模块，每个进位模块对应第一加数和第二加数中的多个比特位，其中，第n个进位模块与第n-1个进位模块连接，以用于接收所述第n-1进位模块输出的级间进位参数，所述第一加数和所述第二加数为16位二进制数，N为大于1且小于15的整数，n为大于1且小于或等于N的整数；每个进位模块包括预处理单元和多个进位计算单元，一个进位计算单元对应所述第一加数和所述第二加数的一个比特位；

其中，所述第n个进位模块包含的预处理单元，用于对对应的所述第一加数和第二加数中的多个比特位进行预处理；

所述第n个进位模块包含的多个进位计算单元，用于根据所述预处理的结果和所述第n-1个进位模块的级间进位参数进行运算，生成所述第n个进位模块对应的每个比特位的进位输出和所述第n个进位模块的级间进位参数；

求和模块，所述求和模块与所述N个进位模块电连接，以用于根据所述第一加数和第二加数中的每个比特位、以及对应的进位输出进行运算，得到对应的求和结果。

第二方面，本申请提供了一种16位加法器的实现方法，其包括：

接收第一加数和第二加数，所述第一加数和第二加数按照比特位从低到高的顺序划分为N个数据组，每个数据组包括所述第一加数和所述第二加数中的多个比特位，N为大于1且小于15的整数；

对所述每个数据组包含的多个比特位进行预处理；

计算所述每个数据组包含的多个比特位的进位输出，其中，对于N个数据组中的第n个数据组，根据所述第n个数据组的预处理结果和第n-1个数据组的级间进位参数进行运算，生成所述第n个数据组对应的每个比特位的进位输出和所述第n个进位模块的级间进位参数，n为大于1且小于或等于N的整数；

根据所述第一加数和第二加数中的每个比特位、以及对应的进位输出进行运算，得到对应的求和结果。