[发明专利]16位加法器及其实现方法、运算电路及芯片在审
| 申请号： | 202110839326.3 | 申请日： | 2021-07-23 |
| 公开（公告）号： | CN113407153A | 公开（公告）日： | 2021-09-17 |
| 发明（设计）人： | 不公告发明人 | 申请（专利权）人： | 北京源启先进微电子有限公司 |
| 主分类号： | G06F7/50 | 分类号： | G06F7/50 |
| 代理公司： | 北京合智同创知识产权代理有限公司 11545 | 代理人： | 李杰 |
| 地址： | 100080 北京市海淀*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 16 加法器 及其 实现 方法 运算 电路 芯片 | ||
1.一种16位加法器，其特征在于，所述16位加法器包括：
N个进位模块，每个进位模块对应第一加数和第二加数中的多个比特位，其中，第n个进位模块与第n-1个进位模块连接，以用于接收所述第n-1进位模块输出的级间进位参数，所述第一加数和所述第二加数为16位二进制数，N为大于1且小于15的整数，n为大于1且小于或等于N的整数；每个进位模块包括预处理单元和多个进位计算单元，一个进位计算单元对应所述第一加数和所述第二加数的一个比特位；
其中，所述第n个进位模块包含的预处理单元，用于对对应的所述第一加数和第二加数中的多个比特位进行预处理；
所述第n个进位模块包含的多个进位计算单元，用于根据所述预处理的结果和所述第n-1个进位模块的级间进位参数进行运算，生成所述第n个进位模块对应的每个比特位的进位输出和所述第n个进位模块的级间进位参数；
求和模块，所述求和模块与所述N个进位模块电连接，以用于根据所述第一加数和第二加数中的每个比特位、以及对应的进位输出进行运算，得到对应的求和结果。
2.根据权利要求1所述的16位加法器，其特征在于，N等于3，第1个进位模块对应所述第一加数和所述第二加数的第0比特位至第3比特位，所述第2个进位模块对应所述第一加数和所述第二加数的第4比特位至第7比特位，所述第3个进位模块对应所述第一加数和所述第二加数的第8比特位至15比特位。
3.根据权利要求1所述的16位加法器，其特征在于，所述预处理结果包括：组内进位生成信号和组内进位传播信号；
第n个进位模块包含的预处理单元，具体用于：对对应的所述第一加数和第二加数中的每个比特位进行运算，生成每个比特位对应的进位生成信号和进位传播信号；基于对应的至少一个比特位的进位生成信号和进位传播信号分别生成每个比特位的组内进位生成信号和组内进位传播信号；
所述第n个进位模块包含的每个进位计算单元，具体用于根据对应的比特位的组内进位生成信号和组内进位传播信号以及所述第n-1个进位模块的级间进位参数进行运算，生成对应的比特位的进位输出。
4.根据权利要求1所述的16位加法器，其特征在于，所述第n个进位模块对应的最高位的进位计算单元，还用于将在所述第n个进位模块对应的多个比特位中的最高位的进位输出的计算中得到的进位参数，作为所述第n个进位模块的级间进位参数，其中，所述最高位的进位输出基于所述最高位的进位参数与所述最高位的进位传播信号进行运算得到。
5.根据权利要求1所述的16位加法器，其特征在于，所述第n个进位模块包含的预处理单元包括交替布置的至少一个第一预处理单元和至少一个第二预处理单元；
其中，所述第一预处理单元用于对对应的所述第一加数和所述第二加数中的第i个比特位和第i-1个比特位进行运算，生成第一预处理结果，所述第一预处理结果指示所述第i个比特位和所述第i-1个比特位的进位生成信号的逻辑或运算结果，i为奇数；
所述第二预处理单元用于对对应的所述第一加数和所述第二加数中的第j个比特位和第j-1个比特位进行运算，生成第二预处理结果，所述第二预处理结果指示所述第j个比特位和所述第j-1个比特位的进位传播信号的逻辑与运算结果，j为偶数；
所述第n个进位模块包含的多个进位计算单元，用于基于所述第一预处理结果和所述第二预处理结果以及所述第n-1个进位模块的级间进位参数得到对应的比特位的进位输出。
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