[发明专利]基于时间域的存内乘法电路和基于时间域的存内乘加电路

说明书

本公开实施例公开了一种基于时间域的存内乘法电路和基于时间域的存内乘加电路、芯片、计算装置，其中，该存内乘法电路包括：第一预设数量个数据存储单元、数据输入接口、脉冲输入接口、脉冲输出接口、第二预设数量个延迟单元和第二预设数量个延迟控制单元，各个延迟单元串行连接；延迟控制单元的两个输入端口分别连接数据输入接口和对应的数据存储单元，延迟控制单元的输出端口连接对应的延迟单元；延迟单元用于根据对应的延迟控制单元输出的数值，确定是否开启脉宽调整；第二预设数量个延迟单元中排在首位和末位的延迟单元分别与脉冲输入接口和脉冲输出接口连接。本公开实施例降低了存内计算电路的功耗，提高了存内计算电路的集成度。

技术领域

本公开涉及计算机技术领域，尤其是一种基于时间域的存内乘法电路和基于时间域的存内乘加电路、芯片和计算装置。

背景技术

存内计算，是通过将存储部分和计算部分结合在一起的一种技术，为打破传统冯诺依曼体系结构的存储墙等诸多问题。该技术涉及了计算机体系结构、数字集成电路、模拟集成电路、数模转换、软硬件协同优化等诸多学科。其相关技术主要包括：存储阵列设计、存内布尔逻辑计算方法和存内计算结果提取这三类关键技术。存内计算技术在低功耗芯片设计，人工智能加速器设计等多种领域都有广泛应用。

发明内容

本公开的实施例提供了一种基于时间域的存内乘法电路和基于时间域的存内乘加电路，该电路包括：第一预设数量个数据存储单元、数据输入接口、脉冲输入接口、脉冲输出接口、一一对应的第二预设数量个延迟单元和第二预设数量个延迟控制单元，第二预设数量个延迟单元串行连接；对于第二预设数量个延迟控制单元中的延迟控制单元，该延迟控制单元的两个输入端口分别连接数据输入接口和对应的数据存储单元，该延迟控制单元的输出端口连接对应的延迟单元；延迟单元用于根据对应的延迟控制单元输出的数值，确定是否开启脉宽调整，如果开启，在输入的脉冲的脉宽的基础上，使脉宽变化对应宽度并输出调整脉宽后的脉冲；如果不开启，输出不经过脉宽调整的脉冲；第二预设数量个延迟单元中排在首位和末位的延迟单元分别与脉冲输入接口和脉冲输出接口连接，脉冲输出接口用于输出表示数据输入接口输入的单比特数据与第一预设数量个数据存储单元存储的数据的乘积的脉冲。

在一些实施例中，该电路还包括：符号位输入接口、乘积符号位判断单元，第一预设数量个数据存储单元包括符号位存储单元；乘积符号位判断单元的两个输入端分别连接符号位输入接口和符号位存储单元，第二预设数量个延迟单元分别连接乘积符号位判断单元的输出端；对于第二预设数量个延迟单元中的延迟单元，该延迟单元用于根据乘积符号位判断单元的输出端输出的数值，控制经过该延迟单元的脉冲的脉宽增大或减小。

在一些实施例中，对于第二预设数量个延迟单元中的延迟单元，当乘积符号位判断单元输出的数值表示乘积为正数，且由延迟控制单元确定开启脉宽调整时，经过该延迟单元的脉冲的脉宽增大对应宽度；当乘积符号位判断单元输出的数值表示乘积为负数，且由延迟控制单元确定开启脉宽调整时，经过该延迟单元的脉冲的脉宽减小对应宽度。

在一些实施例中，乘积符号位判断单元由用于判断两个符号位是否相同的逻辑电路构成，用于判断两个符号位是否相同的逻辑电路包括以下任一种：异或门、同或门。

在一些实施例中，经过延迟单元调整的脉宽变化幅度是预设幅度的整数倍，且不同的延迟单元对应不同的整数倍。

在一些实施例中，第二预设数量个延迟控制单元中的延迟控制单元包括以下任一种逻辑电路：与门、或非门、与非门、或门。