[发明专利]基于时间域的存内乘法电路和基于时间域的存内乘加电路

权利要求书

1.一种基于时间域的存内乘法电路，包括：

第一预设数量个数据存储单元、数据输入接口、脉冲输入接口、脉冲输出接口、一一对应的第二预设数量个延迟单元和第二预设数量个延迟控制单元，所述第二预设数量个延迟单元串行连接；

对于所述第二预设数量个延迟控制单元中的延迟控制单元，该延迟控制单元的两个输入端口分别连接所述数据输入接口和对应的数据存储单元，该延迟控制单元的输出端口连接对应的延迟单元；

延迟单元用于根据对应的延迟控制单元输出的数值，确定是否开启脉宽调整，如果开启，在输入的脉冲的脉宽的基础上，使脉宽变化对应宽度并输出调整脉宽后的脉冲；如果不开启，输出不经过脉宽调整的脉冲；

所述第二预设数量个延迟单元中排在首位和末位的延迟单元分别与所述脉冲输入接口和所述脉冲输出接口连接，所述脉冲输出接口用于输出表示所述数据输入接口输入的单比特数据与所述第一预设数量个数据存储单元存储的数据的乘积的脉冲。

2.根据权利要求1所述的电路，其中，所述电路还包括：符号位输入接口、乘积符号位判断单元，所述第一预设数量个数据存储单元包括符号位存储单元；

所述乘积符号位判断单元的两个输入端分别连接所述符号位输入接口和所述符号位存储单元，所述第二预设数量个延迟单元分别连接所述乘积符号位判断单元的输出端；

对于所述第二预设数量个延迟单元中的延迟单元，该延迟单元用于根据所述乘积符号位判断单元的输出端输出的数值，控制经过该延迟单元的脉冲的脉宽增大或减小。

3.根据权利要求2所述的电路，其中，对于所述第二预设数量个延迟单元中的延迟单元，当所述乘积符号位判断单元输出的数值表示所述乘积为正数，且由延迟控制单元确定开启脉宽调整时，经过该延迟单元的脉冲的脉宽增大对应宽度；当所述乘积符号位判断单元输出的数值表示所述乘积为负数，且由延迟控制单元确定开启脉宽调整时，经过该延迟单元的脉冲的脉宽减小对应宽度。

4.根据权利要求2所述的电路，其中，所述乘积符号位判断单元由用于判断两个符号位是否相同的逻辑电路构成，所述用于判断两个符号位是否相同的逻辑电路包括以下任一种：异或门、同或门。

5.根据权利要求1所述的电路，其中，经过延迟单元调整的脉宽变化幅度是预设幅度的整数倍，且不同的延迟单元对应不同的整数倍。

6.根据权利要求1所述的电路，其中，所述第二预设数量个延迟控制单元中的延迟控制单元包括以下任一种逻辑电路：与门、或非门、与非门、或门。

7.一种基于时间域的存内乘加电路，包括：

通过脉冲输入接口和脉冲输出接口串行连接的预设数量个存内乘法模块，其中，存内乘法模块由权利要求1-6之一所述的基于时间域的存内乘法电路构建，所述预设数量个存内乘法模块的数据输入接口用于分别依次接收预设数量个输入数据包括的相同位置的单比特位；

时间数字转换模块，用于接收所述预设数量个存内乘法模块中的排在末位的存内乘法模块的脉冲输出接口输出的脉冲，并检测所述脉冲的脉宽，基于所述脉宽生成表征所述预设数量个输入数据中相同位置的单比特位与所述预设数量个存内乘法模块存储的数据的中间乘加结果；

移位累加器，用于将依次得到的各个中间乘加结果进行相应位数的移位累加，得到所述预设数量个输入数据与所述预设数量个存内乘法模块存储的数据的乘加结果。

8.根据权利要求7所述的电路，其中，所述时间数字转换模块进一步用于：

基于所述预设数量个存内乘法模块的原始脉冲的脉宽相对于输出脉冲的脉宽的变化幅度与预设幅度的倍数，得到当前输入的预设数量个输入数据的单比特位对应的中间乘加结果。

9.一种芯片，其特征在于，包括基于时间域的存内乘法模块阵列，所述阵列包括的存内乘法模块包括权利要求1-6中任一项所述的基于时间域的存内乘法电路，所述芯片还包括时间数字转换模块和移位累加器。

10.一种计算装置，其特征在于，包括根据权利要求9所述的芯片。