[发明专利]高低肖特基势垒无掺杂XNOR逻辑数字芯片及制造方法

说明书

高低肖特基势垒无掺杂XNOR逻辑数字芯片及使用和制造方法，对近源栅电极、近漏栅电极和漏电极同时正向偏置，低肖特基势垒源区、无掺杂半导体层和低肖特基势垒漏区形成通路，该数字芯片处于导通、低阻状态，对源电极输出逻辑1；对近源栅电极、近漏栅电极同时反向偏置，对漏电极正向偏置，高肖特基势垒源区、无掺杂半导体层和高肖特基势垒漏区形成通路，该数字芯片处于导通、低阻状态，对源电极输出逻辑1；对近源栅电极、近漏栅电极其中一个施加正向偏置，另一个施加反向偏置，对漏电极施加正向偏置，该数字芯片处于关断、高阻状态，对源电极输出逻辑0。

技术领域

本发明属于无掺杂技术数字芯片设计与制造技术领域，为一种适合应用于无掺杂半导体数字芯片设计和制造技术的高低肖特基势垒无掺杂XNOR逻辑数字芯片及制造方法。

背景技术

数字芯片为实现XNOR逻辑通常需要多个场效应晶体管共同工作来实现，在同等工艺下，实现XNOR逻辑所用的晶体管数量越多，单个XNOR逻辑所需要占用的芯片面积也相应越多，随着CMOS芯片已进入纳米级节点，组成XNOR逻辑的基本单元结构，即基于掺杂的P型MOSFET和N型MOSFET，需要在极短的尺寸内通过掺杂工艺形成陡峭的PN结来制造，需要开发毫秒级热处理工艺，增加了开发成本。基于肖特基势垒的场效应晶体管由于无需形成陡峭的PN结，通过利用金属、合金、金属硅化物等材料在半导体两端形成不同类型的肖特基势垒，利用低肖特基势垒实现等效于基于CMOS工艺的N型MOSFET的N型肖特基势垒MOSFET，利用高肖特基势垒实现等效于CMOS工艺的P型MOSFET的P型肖特基势垒MOSFET。然而无论是基于CMOS工艺还是与之等效的肖特基势垒 MOSFET工艺，XNOR逻辑通常需要利用由四个及以上晶体管所组成的XOR逻辑电路，再通过与由至少两个晶体管所组成的反相器相连接，即通过对XOR逻辑再次取非逻辑来实现，使得现有数字芯片技术至少需要六个及以上晶体管才能实现XNOR逻辑。从工艺上占用的芯片面积大，造成了实现XNOR逻辑的复杂度高，芯片制造成本升高等等技术缺陷。

发明内容

发明目的

为降低数字芯片实现XNOR逻辑的复杂度，减少同等工艺下XNOR逻辑所占用的芯片面积，降低芯片制造成本。

技术方案