[发明专利]高低肖特基势垒无掺杂XNOR逻辑数字芯片及制造方法

权利要求书

1.一种高低肖特基势垒无掺杂XNOR逻辑数字芯片，其特征在于，该数字芯片的底部设有硅晶圆衬底(1)，所述硅晶圆衬底(1)的上方设有掩埋绝缘氧化层(2)，掩埋绝缘氧化层(2)为绝缘材料层，掩埋绝缘氧化层(2)的上方设有无掺杂半导体层(3)、低肖特基势垒源区(4)、高肖特基势垒源区(6)、低肖特基势垒漏区(5)、高肖特基势垒漏区(7)、隔离绝缘介质(8)、栅控绝缘层(9)、近源栅电极(11)和近漏栅电极(12)；无掺杂半导体层(3)为杂质浓度低于10¹⁵cm^-3的半导体层，无掺杂半导体层(3)的上表面和前后侧表面的左右两侧与栅控绝缘层(9)相互接触；无掺杂半导体层(3)的上表面和前后侧表面的中央部分与隔离绝缘介质(8)相互接触；低肖特基势垒源区(4)和高肖特基势垒源区(6)为金属、合金或金属硅化物；低肖特基势垒源区(4)位于无掺杂半导体层(3)的左侧；低肖特基势垒源区(4)的右侧表面与无掺杂半导体层(3)的左侧表面相互接触的区域形成阻挡型接触；低肖特基势垒源区(4)与无掺杂半导体层(3)的导带底之间所形成的势垒高度低于低肖特基势垒源区(4)与无掺杂半导体层(3)的价带顶之间所形成的势垒高度；高肖特基势垒源区(6)位于无掺杂半导体层(3)的左侧；高肖特基势垒源区(6)的右侧表面与无掺杂半导体层(3)的左侧表面相互接触的区域形成阻挡型接触；高肖特基势垒源区(6)与无掺杂半导体层(3)的导带底之间所形成的势垒高度高于低肖特基势垒源区(4)与无掺杂半导体层(3)的价带顶之间所形成的势垒高度；低肖特基势垒源区(4)的前侧表面和高肖特基势垒源区(6)的后侧表面与隔离绝缘介质(8)相互接触；低肖特基势垒源区(4)的后侧表面与高肖特基势垒源区(6)的前侧表面相互接触；低肖特基势垒源区(4)和高肖特基势垒源区(6)的上表面的左侧与源电极(13)相互接触，低肖特基势垒源区(4)和高肖特基势垒源区(6)的上表面的右侧与隔离绝缘介质(8)相互接触；

低肖特基势垒漏区(5)和高肖特基势垒漏区(7)为金属、合金或金属硅化物；低肖特基势垒漏区(5)设于无掺杂半导体层(3)的右侧；低肖特基势垒漏区(5)的左侧表面与无掺杂半导体层(3)的右侧表面相互接触的区域形成阻挡型接触；低肖特基势垒漏区(5)与无掺杂半导体层(3)的导带底之间所形成的势垒高度低于低肖特基势垒漏区(5)与无掺杂半导体层(3)的价带顶之间所形成的势垒高度；高肖特基势垒漏区(7)位于无掺杂半导体层(3)的右侧；高肖特基势垒漏区(7)的左侧表面与无掺杂半导体层(3)的右侧表面相互接触的区域形成阻挡型接触；高肖特基势垒漏区(7)与无掺杂半导体层(3)的导带底之间所形成的势垒高度高于低肖特基势垒漏区(7)与无掺杂半导体层(3)的价带顶之间所形成的势垒高度；低肖特基势垒漏区(5)的后侧表面和高肖特基势垒漏区(7)的前侧表面与隔离绝缘介质(8)相互接触；低肖特基势垒漏区(5)的前侧表面与高肖特基势垒漏区(7)的后侧表面相互接触；低肖特基势垒漏区(5)和高肖特基势垒漏区(7)的上表面的右侧与漏电极(14)相互接触，低肖特基势垒漏区(5)和高肖特基势垒漏区(7)的上表面的左侧与隔离绝缘介质(8)相互接触；隔离绝缘介质(8)为绝缘体；近源栅控绝缘层(9)为绝缘体；近源栅控绝缘层(9)的上表面和前后侧表面与近源栅电极(11)相互接触；近漏栅控绝缘层(10)的上表面和前后侧表面与近漏栅电极(12)相互接触；近源栅电极(11)和近漏栅电极(12)为金属、合金、多晶硅或金属硅化物；近源栅电极(11)与近源栅控绝缘层(9)的上表面以及前后侧表面相互接触，近源栅电极(11)通过栅控绝缘层(9)与无掺杂半导体层(3)彼此相互绝缘隔离，近源栅电极(11)通过隔离绝缘介质(8)与源电极(13)和漏电极(14)彼此绝缘隔离；近漏栅电极(12)与近漏栅控绝缘层(10)的上表面以及前后侧表面相互接触，近漏栅电极(12)通过栅控绝缘层(10)与无掺杂半导体层(3)彼此相互绝缘隔离，近漏栅电极(12)通过隔离绝缘介质(8)与源电极(13)和漏电极(14)彼此绝缘隔离；近源栅电极(11)与近漏栅电极(12)通过隔离绝缘介质(8)彼此绝缘隔离；源电极(13)为金属、合金或金属硅化物，源电极(13)的下表面与低肖特基势垒源区(4)和高肖特基势垒源区(6)的上表面的左侧相互接触；漏电极(14)为金属、合金或金属硅化物，漏电极(14)的下表面与低肖特基势垒漏区(5)和高肖特基势垒漏区(7)的上表面的右侧相互接触并形成欧姆类型的反阻挡层接触。