[发明专利]一种通过调整DTI钨阻挡层厚度改善BSI RTS水平的方法

说明书

本发明提供一种通过调整DTI钨阻挡层厚度改善BSI RTS水平的方法，提供硅基底，在硅基底上形成深沟槽；在深沟槽中依次覆盖第一氧化层、HK介质层、第二氧化层、钨粘着层；在硅基底上沉积钨以填充深沟槽；刻蚀去除硅基底表面的钨；在填充满钨的深沟槽上表面通过PECVD的方法沉积厚度为的氧化阻挡层。显著降低了芯片RTS的整体水平，P50和P97参数改善20％以上；同时芯片白点像素和暗电流水平也大幅降低；芯片的噪声水平得到显著改善，提高了芯片良率，在相同成本下获得更多利润。

技术领域

本发明涉及半导体技术领域，特别是涉及一种通过调整DTI钨阻挡层厚度改善BSIRTS 水平的方法。

背景技术

背面照明BSI(backside illuminated CIS)是将硅片减薄后，在光电二极管背面搭建CF 及Micro Lens，光线由背面射入，增大了光电元件感光面积，减少了光线经过布线时的损失，可以大幅提高CIS在弱光环境下的感光能力。BSI深沟槽隔离技术(Deep trenchisolation， DTI)技术：硅片减薄后，为了防止串扰，需要在光电二极管之间采用DTI技术,可大幅降低像素之间的串扰，提高成像质量。

RTS(随机电报噪声)：是表征CIS性能的一个重要参数,它是一个随机过程，在CIS中， RTS噪声会在本该是黑色的地方产生错误的白点，严重影响成像质量；RTS主要来源为暗电流(dark current)。钨阻挡氧化层(W Block oxide)一般在DTI中采用W填充，W CMP或者刻蚀后表面需沉积一层氧化阻挡层,对DTI进行隔离和保护。钨氧化阻挡层的厚度和质量对BSI成像质量有很大的影响。

现有的W block oxide沉积工艺为等离子体增强化学气相沉积法(PEVCD)。氧化膜的性质，如厚度，H含量，应力等都会影响界面缺陷的种类和数量，而界面缺陷(如悬挂键)会随机捕获和释放载流子，表现为RTS。例如，不同厚度的氧化膜，其应力水平不同，而应力会弱化Si-O/Si-Si键，使其断裂，产生陷阱，进而影响RTS。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种通过调整DTI钨阻挡层厚度改善BSI RTS水平的方法，用于解决现有技术中CIS随机电报噪声水平低下导致CIS芯片成像质量低下的问题。

为实现上述目的及其他相关目的，本发明提供一种通过调整DTI钨阻挡层厚度改善BSI RTS水平的方法，

步骤一、提供硅基底，在所述硅基底上形成深沟槽；

步骤二、在所述深沟槽中依次覆盖第一氧化层、HK介质层、第二氧化层、钨粘着层；

步骤三、在所述硅基底上沉积钨以填充所述深沟槽；

步骤四、刻蚀去除所述硅基底表面的钨；

步骤五、在填充满钨的深沟槽上表面通过PECVD的方法沉积厚度为的氧化阻挡层。

优选地，步骤一中通过等离子体刻蚀和湿法刻蚀相结合的方式在所述硅基底上形成所述深沟槽。

优选地，步骤三中通过物理气相沉积的方法在所述深沟槽中填充钨。

优选地，步骤四中通过等离子体刻蚀去除所述硅基底表面的钨。

优选地，步骤五中沉积所述氧化阻挡层的厚度为或

优选地，步骤五中通过改变PECVD的沉积时间来调整沉积的所述氧化阻挡层的厚度。

优选地，该方法用于55nm的BIS工艺节点。

如上所述，本发明的通过调整DTI钨阻挡层厚度改善BSI RTS水平的方法，具有以下有益效果：显著降低了芯片RTS的整体水平，P50和P97参数改善20％以上；同时芯片白点像素和暗电流水平也大幅降低；芯片的噪声水平得到显著改善，提高了芯片良率，在相同成本下获得更多利润。