[发明专利]半导体结构的强度测试方法

说明书

本公开实施例公开了一种半导体结构的强度测试方法，包括：提供待测半导体结构；截取所述待测半导体结构中的目标区域，获得待测结构；确定所述待测结构中目标结构的所在位置；其中，所述目标结构位于所述目标区域内；在所述目标结构的所在位置对所述待测结构施加载荷，测量所述待测结构中所述目标结构所在位置的机械强度。

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种半导体结构的强度测试方法。

背景技术

在半导体芯片的制造、封装过程中，诸多场景都会引入较大的剪切或者正应力，比如在前端制程中的化学机械平坦化(CMP，Chemical-Mechanical Polishing)、后端制程中的的研磨、结构翘曲带来的残余应力，这就要求芯片整体和内部材料必须要具有足够大的力学强度来抵抗结构失效。

随着3D NAND存储层数和纵向厚度的不断增加，内部结构和应力分布变得越来越复杂，每道工序都可能引入更大的局部残余应力和更多潜在的薄弱结构。这些薄弱结构会在芯片制造过程中产生局部的裂纹，进而引起宏观结构失效，导致良率损失。因此，建立对半导体芯片的强度表征和失效机理分析方法为生产工艺的调整提供必要的数据支撑，具有重要意义。

发明内容

有鉴于此，本公开实施例提供一种半导体结构的强度测试方法，包括：

提供待测半导体结构；

截取所述待测半导体结构中的目标区域，获得待测结构；

确定所述待测结构中目标结构的所在位置；其中，所述目标结构位于所述目标区域内；

在所述目标结构的所在位置对所述待测结构施加载荷，测量所述待测结构中所述目标结构所在位置的机械强度。

在一些实施例中，所述待测结构包括衬底和位于所述衬底上的结构层，所述结构层中具有所述目标结构，所述方法还包括：

在获得所述待测结构后，将所述待测结构包括的所述衬底减薄至预设厚度。

在一些实施例中，所述预设厚度范围为：50μm至250μm。

在一些实施例中，所述方法还包括：

在所述将所述待测结构的所述衬底减薄至预设厚度后，抛光所述待测结构的侧面；其中，所述侧面垂直于所述衬底。

在一些实施例中，所述截取所述待测半导体结构中的目标区域，包括：

通过切割所述半导体结构，获取所述半导体结构中所述目标区域的部分。

在一些实施例中，所述目标结构包括3D NAND存储器中以下结构的至少之一：

栅极叠层；

沟道孔；

台阶结构。

在一些实施例中，所述在所述目标结构的所在位置对所述待测结构施加载荷，测量所述待测结构中所述目标结构所在位置的机械强度，包括：

对所述待测结构施加逐渐增大的载荷，确定所述待测结构被破坏时所施加的载荷值。

在一些实施例中，所述方法包括：采用三点弯曲试验测量所述待测结构的抗弯强度。

在一些实施例中，所述待测结构包括衬底和位于所述衬底上的结构层，所述结构层中具有所述目标结构；

所述对所述待测结构施加载荷，包括：从所述衬底相对远离所述结构层的表面施加载荷。

在一些实施例中，所述对所述待测结构施加逐渐增大的载荷，确定所述待测结构被破坏时所施加的载荷值，包括：