[发明专利]存内乘加计算电路、芯片、计算装置

权利要求书

1.一种存内乘加计算电路，包括：

输入特征数据驱动器、一一对应的预设数量个局部存储单元阵列和预设数量个计算单元、移位累加器；

所述局部存储单元阵列中的存储单元用于存储权重数据包括的单比特位，且对于一个权重数据，该权重数据包括的单比特位分别存储在不同的局部存储单元阵列中；

所述计算单元包括至少一个乘法器和加法树，对于所述至少一个乘法器中的乘法器，该乘法器用于将所述输入特征数据驱动器输入的特征数据与对应的权重数据包括的单比特位相乘，得到乘积；所述加法树用于将所得到的至少一个乘积相加，得到中间乘加结果；

所述移位累加器用于将得到的各个中间乘加结果进行移位累加，得到一一对应的至少一个特征数据与至少一个权重数据的乘加结果。

2.根据权利要求1所述的电路，其中，所述电路还包括乘加计算控制单元，用于将所述电路切换到乘加计算模式，以及生成用于进行乘加计算的时序信号。

3.根据权利要求2所述的电路，其中，所述预设数量个局部存储单元阵列分别对应于至少一个字线驱动器，所述至少一个字线驱动器分别对应于一条字线；

所述乘加计算控制单元包括第一地址译码器，用于根据外部输入的地址信号，从所述预设数量个局部存储单元阵列分别包括的至少一个字线驱动器中选择目标字线驱动器；

所述目标字线驱动器，用于激活对应的字线下的存储单元，并将激活的存储单元中的单比特位分别输入对应的计算单元包括的乘法器。

4.根据权利要求3所述的电路，其中，所述电路还包括普通读写控制单元，用于将所述电路切换到普通读写模式，以及生成用于进行普通读写的时序信号。

5.根据权利要求4所述的电路，其中，所述普通读写控制单元包括第二地址译码器，用于根据外部输入的写地址信号或读地址信号，从所述预设数量个局部存储单元阵列分别对应的至少一个字线驱动器中选择目标字线驱动器；

所述电路还包括数据读写接口，用于基于所述写地址信号，向所选择的目标字线驱动器对应的各个存储单元写入数据；或者，基于所述读地址信号，从所选择的目标字线驱动器对应的各个存储单元读出数据。

6.根据权利要求1所述的电路，其中，所述移位累加器包括移位单元和第一加法单元，所述移位单元和所述第一加法单元用于循环执行如下操作：

将所述权重数据的最高比特位对应的中间乘加结果输入所述移位单元，将移位后的累加结果与相邻的低比特位对应的中间乘加结果输入所述第一加法单元，将相加后的累加结果输入所述移位单元，再次将移位后的累加结果与相邻的低比特位对应的中间乘加结果输入所述第一加法单元，直到将所述权重数据的最低比特位对应的中间乘加结果与移位后的累加结果输入所述第一加法单元，得到所述乘加结果。

7.根据权利要求1所述的电路，其中，所述移位累加器包括目标数量个移位单元和目标数量个第二加法单元，所述目标数量为所述权重数据包括的比特位数减一；

所述目标数量个移位单元分别用于对输入的累加结果进行对应位数的移位操作；

所述目标数量个第二加法单元分别用于将所述目标数量个移位单元分别输出的移位后的累加结果相加，得到所述乘加结果。

8.根据权利要求1所述的电路，其中，在相对应的局部存储单元阵列和计算单元中，计算单元包括的乘法器对应于局部存储单元阵列包括的一列存储单元。

9.一种芯片，其特征在于，包括根据权利要求1-8中任一项所述的存内乘加计算电路。

10.一种计算装置，其特征在于，包括根据权利要求9所述的芯片。