[发明专利]存内乘加计算电路、芯片、计算装置

说明书

本公开实施例公开了一种存内乘加计算电路、芯片、计算装置，其中，该电路包括：输入特征数据驱动器、预设数量个局部存储单元阵列和预设数量个计算单元、移位累加器；存储单元用于存储权重数据包括的单比特位，且权重数据包括的单比特位分别存储在不同的局部存储单元阵列中；计算单元用于将输入特征数据驱动器的特征数据与对应的权重数据包括的单比特位相乘，得到乘积；将所得到的至少一个乘积相加，得到中间乘加结果；移位累加器用于将各个中间乘加结果进行移位累加，得到特征数据与权重数据的乘加结果。本公开实施例提高了电路的数据存储密度。此外，可以灵活地为不同位宽的权重数据分配存储单元，实现了数据乘加运算的可重构。

技术领域

本公开涉及计算机技术领域，尤其是一种存内乘加计算电路、芯片、计算装置。

背景技术

随着大数据时代的高速推动，人工智能(Artificial Intelligent,AI)和人工智能物联网(Artificial IntelligenceInternet of Things，AIoT)应用得到了飞速的发展。深度神经网络作为目前在AI和AIoT领域中应用于图像、语音和视频处理的最成功的算法之一，它需要对特征数据和权重数据进行大量的访问和存储，并针对这些原始数据进行大量的乘法和加法等不同运算。传统冯诺依曼架构当中由于处理器(Processor)和存储器(Memory)之间的分立性，他们之间的交互必须要经由数据带宽有限的总线完成，随着数据量或者交互量的上升，总线上的延迟和功耗将会成为整个系统上最主要的瓶颈，这也是大家熟知的存在于传统冯诺依曼架构当中的“存储墙”或者“功耗墙”的问题。

为了打破传统冯诺依曼架构当中“存储墙”或者“功耗墙”的瓶颈问题，存内计算架构被提出并受到业界和学术界的广泛关注。存内计算架构在保留传统存储器设计本身所具有的存储和读写功能之外，还可以支持并行的布尔逻辑或者乘加等运算操作，从而在很大程度减少了处理器和存储器之间的频繁的总线交互，也进一步减少了大量的原始或者中间数据的搬移量，从而提升系统的能量消耗效率。在基于存内计算架构的深度神经网络处理器中，权重数据可不通过读取就直接进行并行的乘加操作，并直接得到多组特征数据和权重数据的乘加结果。因此整个系统的算力和能效的提升将不再受限于有限的存储器读取接口。

发明内容

本公开的实施例提供了一种存内乘加计算电路，该电路包括：输入特征数据驱动器、一一对应的预设数量个局部存储单元阵列和预设数量个计算单元、移位累加器；局部存储单元阵列中的存储单元用于存储权重数据包括的单比特位，且对于一个权重数据，该权重数据包括的单比特位分别存储在不同的局部存储单元阵列中；计算单元包括至少一个乘法器和加法树，对于至少一个乘法器中的乘法器，该乘法器用于将输入特征数据驱动器输入的特征数据与对应的权重数据包括的单比特位相乘，得到乘积；加法树用于将所得到的至少一个乘积相加，得到中间乘加结果；移位累加器用于将得到的各个中间乘加结果进行移位累加，得到一一对应的至少一个特征数据与至少一个权重数据的乘加结果。

在一些实施例中，该电路还包括乘加计算控制单元，用于将该电路切换到乘加计算模式，以及生成用于进行乘加计算的时序信号。

在一些实施例中，预设数量个局部存储单元阵列分别对应于至少一个字线驱动器，至少一个字线驱动器分别对应于一条字线；乘加计算控制单元包括第一地址译码器，用于根据外部输入的地址信号，从预设数量个局部存储单元阵列分别包括的至少一个字线驱动器中选择目标字线驱动器；目标字线驱动器，用于激活对应的字线下的存储单元，并将激活的存储单元中的单比特位分别输入对应的计算单元包括的乘法器。

在一些实施例中，该电路还包括普通读写控制单元，用于将该电路切换到普通读写模式，以及生成用于进行普通读写的时序信号。