[发明专利]基于三维堆叠的MIMO雷达微系统电路芯片

说明书

本发明属于雷达数字信号处理技术领域，具体公开了一种基于三维堆叠的MIMO雷达微系统电路芯片，采用系统级封装，内部基板为多层高密度陶瓷腔体基板，多层高密度陶瓷腔体基板的中间设有阶梯型空腔，阶梯型空腔的每个阶梯对应一层，每个阶梯面上设有焊盘；阶梯型空腔的底面为底层，其上安装有信号处理模块，阶梯形空腔的中间层和顶层安装有射频前端模块；本发明采用三维堆叠技术，将射频前端和信号处理集成于多层高密度陶瓷腔体基板，使得射频前端电路以芯片组的方式集成到微系统模块当中，降低了板块空间的使用，同时实现数字与模拟电路的有效隔离，且数字域的控制器能更好的对前端进行灵活配置。

技术领域

本发明涉及雷达数字信号处理技术领域，具体是一种基于三维堆叠的MIMO雷达微系统电路芯片，可应用于小型化MIMO雷达系统中。

背景技术

为了应对日益复杂的电磁干扰环境(强对抗、强干扰)，当前的雷达往往需要集成多频段、多传感器、主被动复合、分布式协同调用功能。在现阶段，各个功能模块都是相互独立设计的。功能模块一般都由天线、发射/接收模拟前端、频率源、信号处理等分立组件构成。随着功能不断增多，这种定制开发方法导致硬件规模不断膨胀，而且研制周期很长，不仅难以迅速满足MIMO雷达要求，还带来成本高昂、采购、测试和升级困难等问题。因此，要在资源受限的MIMO雷达平台上，如何确保设备小负荷、低功耗的前提下实现高复杂度的任务成为雷达系统丞待解决的一个难题。

发明内容

针对现有技术存在的问题，本发明的目的在于提供一种基于三维堆叠的MIMO雷达微系统电路芯片，本发明通过前端射频信道综合和数字基带综合技术实现MIMO雷达上电气电子设备小型化、模块化集成设计，从而大幅减少设备的软硬件规模。

为了达到上述目的，本发明采用以下技术方案予以实现。

基于三维堆叠的MIMO雷达微系统电路芯片，采用系统级封装，对外封装形式采用焊球阵列封装，且对外伸管脚，管壳结构封装外壳，内部基板为多层高密度陶瓷腔体基板，所述多层高密度陶瓷腔体基板的中间设有阶梯型空腔，所述阶梯型空腔的每个阶梯对应一层，由底层到最上层的腔体逐渐增大，每个阶梯面上设有焊盘；所述阶梯型空腔的底面为底层，该底层上安装有信号处理模块，所述阶梯形空腔的中间层和顶层安装有射频前端模块；

在接收信号时，所述射频前端模块用于从天线阵面和TR组件接收信号，并对接收信号做放大、下变频和滤波处理；在发射信号时，所述射频前端模块用于将信号处理模块输送过来的发射信号做二级上变频和功率放大处理；所述射频前端模块包含PA、LNA、混频器、滤波器组、本振、时钟；其中，滤波器组、本振和时钟源位于所述阶梯形空腔的中间层，PA、混频器和LNA位于所述阶梯形空腔的顶层；

在接收信号时，所述信号处理模块用于采集射频前端模块的下变频、滤波处理的信号；在发射信号时，所述信号处理模块用于将基带信号做一级上变频处理发射到所述射频前端模块；所述信号处理模块包含一片集成有8路ADC、8路DAC、ARM和FPGA的RFSoc芯片、两片DDR4和一片NOR FLASH；其中，所述RFSoc芯片倒装于基板的底层中间，两片DDR4分别放置在RFSoc的两边，且分别连接到RFSoc芯片的PL端和PS端的DDR控制端口，NOR FLASH将放在PS端的DDR4旁边用于连接RFSoc的配置IO端口；

RFSoc通过FPGA的IO端口组成控制协议总线与所述射频前端模块的PA、LNA、本振、滤波器组和时钟源连接。

进一步地，所述射频前端模块包含8路本振，所述8路本振对应的放在中间位置，滤波器组设置于本振的左边，时钟源设置于本振的右边。

进一步地，所述阶梯形空腔包含6层阶梯，从下往上，1～2层焊接所述信号处理模块，3～4层埋置滤波器组、本振和时钟源；5～6层安装PA、混频器和LNA；每一层芯片均设置于硅转接板上，且其与阶梯形空腔的各层阶梯面分别通过键合线连接。