[发明专利]基于三维堆叠的MIMO雷达微系统电路芯片

权利要求书

1.基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，采用系统级封装，对外封装形式采用焊球阵列封装，且对外伸管脚，管壳结构封装外壳，内部基板为多层高密度陶瓷腔体基板，所述多层高密度陶瓷腔体基板的中间设有阶梯型空腔，所述阶梯型空腔的每个阶梯对应一层，由底层到最上层的腔体逐渐增大，每个阶梯面上设有焊盘；所述阶梯型空腔的底面为底层，该底层上安装有信号处理模块，所述阶梯形空腔的中间层和顶层安装有射频前端模块；

在接收信号时，所述射频前端模块用于从天线阵面和TR组件接收信号，并对接收信号做放大、下变频和滤波处理；在发射信号时，所述射频前端模块用于将信号处理模块输送过来的发射信号做二级上变频和功率放大处理；所述射频前端模块包含PA、LNA、混频器、滤波器组、本振、时钟；其中，滤波器组、本振和时钟源位于所述阶梯形空腔的中间层，PA、混频器和LNA位于所述阶梯形空腔的顶层；

在接收信号时，所述信号处理模块用于采集射频前端模块的下变频、滤波处理的信号；在发射信号时，所述信号处理模块用于将基带信号做一级上变频处理发射到所述射频前端模块；所述信号处理模块包含一片集成有8路ADC、8路DAC、ARM和FPGA的RFSoc芯片、两片DDR4和一片NOR FLASH；其中，所述RFSoc芯片倒装于基板的底层中间，两片DDR4分别放置在RFSoc的两边，且分别连接到RFSoc芯片的PL端和PS端的DDR控制端口，NOR FLASH将放在PS端的DDR4旁边用于连接RFSoc的配置IO端口；

RFSoc通过FPGA的IO端口组成控制协议总线与所述射频前端模块的PA、LNA、本振、滤波器组和时钟源连接。

2.根据权利要求1所述的基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，所述射频前端模块包含8路本振，所述8路本振对应的放在中间位置，滤波器组设置于本振的左边，时钟源设置于本振的右边。

3.根据权利要求1所述的基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，所述阶梯形空腔包含6层阶梯，从下往上，1～2层焊接所述信号处理模块，3～4层埋置滤波器组、本振和时钟源；5～6层安装PA、混频器和LNA；每一层芯片均设置于硅转接板上，且其与阶梯形空腔的各层阶梯面分别通过键合线连接。

4.根据权利要求3所述的基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，设置于所述阶梯形空腔的顶层、中间层和底层的芯片分别通过硅通孔将部分连接点直接接触到相邻层；所述时钟源通过硅通孔直接将信号处理模块所需的时钟种类端口连接起来。

5.根据权利要求1所述的基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，所述信号处理模块中的ADC和DAC由ARM端配置采集模式，并通过axis协议总线将数据回传到FPGA中。

6.根据权利要求1所述的基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，各个芯片通过共晶焊接在多层高密度陶瓷腔体基板上，各个阶梯面上的焊盘之间通过基板上的内埋线路实现电气连接。

7.根据权利要求1-6任一项所述的基于三维堆叠的MIMO雷达微系统电路芯片，其特征在于，所述多层高密度陶瓷腔体基板的底面接入半导体制冷器，用于整个微系统的散热处理。