[发明专利]一种伪电阻电路及其级联电路

权利要求书

1.一种伪电阻电路，其特征在于，包括：

第一端和第二端；

晶体管M1，具有第一极、第二极和控制极；所述晶体管M1的第一极、第二极分别与所述第二端、第一端连接；所述晶体管M1的第一极为漏极或集电极；

与所述晶体管M1对应的偏置电压产生电路，其两端分别与所述晶体管M1的第一极、控制极连接，用于使得所述晶体管M1的第一极和控制极之间的偏置电压增大；

晶体管M2，具有第一极、第二极和控制极；所述晶体管M2的第一极、第二极分别与所述第一端、第二端连接；所述晶体管M2的第一极为漏极或集电极；

与所述晶体管M2对应的偏置电压产生电路，其两端分别与所述晶体管M2的第一极、控制极连接，用于使得所述晶体管M2的第一极和控制极之间的偏置电压增大。

2.一种伪电阻电路，其特征在于，包括：

第一端和第二端；

晶体管M1，具有第一极、第二极和控制极；所述晶体管M1的第一极、第二极分别与所述第二端、第一端连接；所述晶体管M1的第一极为漏极或集电极；

与所述晶体管M1对应的偏置电压产生电路，其两端分别与所述晶体管M1的第一极、控制极连接，用于使得所述晶体管M1的第一极和控制极之间的偏置电压增大；

晶体管M2，具有第一极、第二极和控制极；所述晶体管M2的第一极、第二极分别与所述第一端、第二端连接，所述晶体管M2 第一极还与其控制极相连；所述晶体管M2的第一极为漏极或集电极。

3.如权利要求1或2所述的伪电阻电路，其特征在于，所述偏置电压产生电路包括：恒流源I，晶体管M和缓冲器Buffer；

所述恒流源I的正极用于连接一电压V_DD，负极与所述晶体管M的第一极连接，所述晶体管M的第一极还与其控制极连接，所述晶体管M的第二极分别与所述缓冲器Buffer的输出端、负极连接；

所述恒流源I的负极、缓冲器Buffer的正极分别作为所述偏置电压产生电路的两端。

4.如权利要求3所述的伪电阻电路，其特征在于，所述偏置电压产生电路的晶体管M，与所述偏置电压产生电路所对应的晶体管，两者类型相同。

5.如权利要求1、2或4所述的伪电阻电路，其特征在于，所述晶体管M1和晶体管M2都为场效应晶体管；或者，所述晶体管M1和晶体管M2都为双极型晶体管。

6.如权利要求5所述的伪电阻电路，其特征在于，所述晶体管M1和晶体管M2都为N型场效应晶体管，或者，所述晶体管M1和晶体管M2都为P型场效应晶体管。

7.一种伪电阻电路的级联电路，其特征在于，包括多个级联的伪电阻电路，所述伪电阻电路为如权利要求1至6中任意一项所述的伪电阻电路。

8.一种伪电阻电路的级联电路，其特征在于，包括多个伪电阻电路，所述伪电阻电路包括第一端、第二端、晶体管M1和晶体管M2；其中：

每一级伪电阻电路中：晶体管M1的第二极与晶体管M2的第一极连接，并作为该级伪电阻电路的第一端；晶体管M1的第一极与晶体管M2的第二极连接，并作为该级伪电阻电路的第二端；

前后相邻的伪电阻电路中：前一级的伪电阻电路的晶体管M1的控制极与后一级的伪电阻电路的晶体管M2的控制极连接；

至少有一对前后相邻的伪电阻电路共用一个偏置电压产生电路：所述偏置电压产生电路的两端分别与前一级的伪电阻电路的第二端、后一级的伪电阻电路的晶体管M2的控制极连接，以使得前一级的伪电阻电路的晶体管M1的第一极和控制极之间的偏置电压增大，以及使得后一级的伪电阻电路的晶体管M2的第一极和控制极之间的偏置电压增大；

所述晶体管M1的第一极为漏极或集电极；所述晶体管M2的第一极为漏极或集电极。

9.如权利要求8所述的级联电路，其特征在于，任意一对前后相邻的伪电阻电路都共用有一个偏置电压产生电路。