[发明专利]集成电路及其形成方法

权利要求书

1.一种集成电路，包括：

层间介电层；

第一晶体管，所述第一晶体管包括：

第一沟槽，形成在所述层间介电层中；

栅极电介质，设置在所述第一沟槽的侧壁上以及所述第一沟槽的底部上，

栅电极，所述栅电极包括：

第一栅极金属，设置在所述第一沟槽底部处的所述栅极电介质上，以及

导电栅极填充材料，设置在所述第一沟槽中的所述第一栅极金属上方；其中，所述导电栅极填充材料在所述第一沟槽内比所述第一栅极金属延伸至更高的垂直水平。

2.根据权利要求1所述的集成电路，其中，所述第一晶体管包括在所述第一沟槽下面的多个半导体纳米片，其中，所述半导体纳米片是所述第一晶体管的沟道区。

3.根据权利要求2所述的集成电路，其中，所述栅极电介质和所述栅电极围绕所述半导体纳米片。

4.根据权利要求1所述的集成电路，还包括：

第二晶体管，所述第二晶体管包括：

第二沟槽，形成在所述层间介电层中；

所述栅极电介质，设置在所述第二沟槽的侧壁上和所述第二沟槽的底部上；

栅电极，包括设置在所述栅极电介质上面的所述第二沟槽中的所述导电栅极填充材料，与设置在所述第一沟槽的底部的所述第一晶体管的所述导电栅极填充材料相比，所述第二晶体管的所述导电栅极填充材料设置为更靠近所述第二沟槽的底部。

5.根据权利要求4所述的集成电路，其中，所述第一晶体管具有比所述第二晶体管更高的阈值电压。

6.根据权利要求4所述的集成电路，还包括：

第三晶体管，所述第三晶体管包括：

第三沟槽，形成在所述层间介电层中；

所述栅极电介质，设置在所述第三沟槽的侧壁上和所述第三沟槽的底部上；

栅电极，包括：

所述第一栅极金属，设置在所述第三沟槽的底部处的所述栅极电介质上；

第二栅极金属，设置在所述第一栅极金属上；

所述导电栅极填充材料，设置在所述第三沟槽中的所述第一栅极金属和所述第二栅极金属上方，并且在所述第三沟槽中比所述第一栅极金属和所述第二栅极金属延伸至更高的垂直水平。

7.根据权利要求6所述的集成电路，其中，与设置在所述第二沟槽的底部的所述第一晶体管的所述导电栅极填充材料相比，所述第三晶体管的所述导电栅极填充材料设置为更靠近所述第二沟槽的底部。

8.根据权利要求7所述的集成电路，其中，所述第三晶体管具有比所述第一晶体管更高的阈值电压。

9.一种形成集成电路的方法，包括：

在与第一晶体管的沟道区对应的多个第一半导体纳米片上方的层间介电层中形成第一沟槽；

在所述第一沟槽的底部上沉积栅极电介质；

在所述栅极电介质上的所述第一沟槽中沉积所述第一晶体管的第一栅极金属；以及

用导电栅极填充材料填充位于所述第一栅极金属上方所述第一沟槽，其中，所述导电栅极填充材料在所述第一沟槽内比所述第一栅极金属延伸至更高的垂直水平。

10.一种形成集成电路的方法，包括：

用机器学习工艺训练分析模型以选择用于原子层蚀刻工艺的参数；

在集成电路的层间介电层中的沟槽中沉积晶体管的栅极金属；

用所述分析模型选择用于蚀刻所述栅极金属的蚀刻参数；以及

基于所述选择的蚀刻参数用所述原子层蚀刻工艺来蚀刻所述栅极金属。