[发明专利]埋层终端结构及其制备方法

说明书

本申请公开一种埋层终端结构及其制备方法，其中，埋层终端结构包括N‑型半导体漂移区，N‑型半导体漂移区包括P型半导体场限环、P‑型半导体埋层和N+型半导体场限环，P‑型半导体埋层中的掺杂离子的浓度小于P型半导体场限环中的掺杂离子的浓度；绝缘介质层，设于N‑型半导体漂移区的上表面，分别与P型半导体场限环的部分上表面、P‑型半导体埋层的部分上表面和N+型半导体场限环的部分上表面接触，与P‑型半导体埋层的接触区设有接触孔；第一场板，通过接触孔与P‑型半导体埋层接触。本申请可以使埋层终端结构在高温下不容易击穿，可靠性和稳定性更好。

技术领域

本申请涉及功率半导体器件技术领域，具体涉及一种埋层终端结构及其制备方法。

背景技术

功率半导体器件需要根据应用领域选取合适的终端结构，降低终端尺寸在芯片中所占的比例，从而可以提高同等面积下芯片的电流密度。自结终端扩展(junctiontermination extension，JTE)结构提出以来，功率半导体器件终端逐步向尺寸小型化方向发展。

如图1所示，传统JTE终端一般包括：阴极1、N+型半导体衬底2、N-型半导体漂移区3、P型半导体掺杂区40、P型半导体掺杂结终端扩展区50、N+型半导体场限环6、绝缘介质层7、阳极8和金属场板9；而传统JTE终端存在终端的掺杂剂量偏低等问题。针对上述问题，现有的改进方法主要有：对传统JTE终端的结构进行变形，或者延长推结时间使结深更深等；但这些改进方法获得的终端均存在高温下击穿不稳定的情况，尤其容易受表面固定电荷影响。

发明内容

鉴于此，本申请提供一种埋层终端结构及其制备方法，以改善现有的功率半导体器件终端存在的高温下不稳定及容易受引入的表面固定电荷影响的问题。

本申请一方面提供一种埋层终端结构，该埋层终端结构包括：N+型半导体衬底；N-型半导体漂移区，设于所述N+型半导体衬底的上表面，包括P型半导体场限环、P-型半导体埋层和N+型半导体场限环，所述P型半导体场限环、P-型半导体埋层和N+型半导体场限环分别自所述N-型半导体漂移区的上表面向内部延伸，所述P型半导体场限环的一侧面与所述N-型半导体漂移区的一侧面齐平，所述P-型半导体埋层与所述P型半导体场限环的底面与另一侧面的交界处接触，所述P-型半导体埋层与所述N+型半导体场限环之间有间隙，所述N+型半导体场限环的一侧面与所述N-型半导体漂移区的另一侧面齐平；所述P-型半导体埋层中的掺杂离子的浓度小于所述P型半导体场限环中的掺杂离子的浓度；绝缘介质层，设于所述N-型半导体漂移区的上表面，分别与所述P型半导体场限环的部分上表面、所述P-型半导体埋层的部分上表面和所述N+型半导体场限环的部分上表面接触，与所述P-型半导体埋层的接触区设有接触孔；阳极，自所述P型半导体场限环的上表面向外延伸，覆盖所述绝缘介质层的一侧面和部分上表面；第一场板，自所述P-型半导体埋层的上表面向外延伸，覆盖所述绝缘介质层的部分上表面并填充所述接触孔，与所述阳极之间有间隙；金属场板，与所述阳极相对设置，自所述N+型半导体场限环的上表面向外延伸，覆盖所述绝缘介质层的另一侧面和部分上表面，与所述第一场板之间有间隙；阴极，设于所述N+型半导体衬底的底面。

其中，所述第一场板为金属场板或多晶硅场板。

其中，所述P-型半导体埋层中的掺杂离子均匀分布或沿水平方向渐变分布。

其中，所述P-型半导体埋层包括凸起部分和非凸起部分，所述凸起部分设于所述非凸起部分的部分上表面，所述凸起部分的上表面与所述绝缘介质层的下表面接触，并通过所述接触孔与所述第一场板接触，所述凸起部分的一侧面与所述非凸起部分的一侧面连接形成所述P-型半导体埋层的一侧面，所述凸起部分的宽度小于所述非凸起部分的宽度，所述非凸起部分的上表面与所述P型半导体场限环的另一侧面接触，所述非凸起部分的另一侧面与所述P型半导体场限环的部分底面接触，所述非凸起部分的上表面与所述N-型半导体漂移区的上表面之间有间隙。

其中，所述非凸起部分具有长条形结构或倒梯形结构。