[发明专利]一种分时复用的数据传输装置、方法及系统

说明书

本发明公开了一种分时复用的数据传输装置、方法及系统，涉及数据传输技术领域，本发明通过三个可配置的时钟管理芯片组成基本的同源时钟系统，所述同源时钟系统接入分时复用模块和若干FPGA，能够提供两组同源时钟，一组为system clock，另一组为高速的TDM clock，适当降低system clock频率，使得每个FPGA IO可以传输2bit或者更多的数据；在FPGA之间增加分时复用模块PS IP和SP IP，通过PS IP和SP IP的配合使用，实现FPGA间巨量信号的传输；适应了目前及将来芯片验证的需求，降低了芯片验证的成本，缩短了芯片设计的周期。

技术领域

本发明涉及数据传输技术领域，具体是一种分时复用的数据传输装置、方法及系统。

背景技术

近年来随着5G、数据中心、AI和自动驾驶等应用快速落地，使得芯片的规模也在快速扩增，设计也日益复杂。在芯片研发的早期功能开发，全系统功能验证，高性能回归测试过程中，会使用到基于多片FPGA的原型验证环境来缩短芯片设计的周期；

现有的数据传输系统是每个FPGA的IO只传输1bit信号，即每个IO/每对差分IO上只能传输1bit FPGA内部信号；此方案支持的system clock频率较高，但是FPGA间传输的信号数量受限于FPGA的IO数量，已经很难满足于目前的芯片设计规模(模块间互联信号少则几千，多则几万)，而且功能验证对system clock的频率无太高要求；

为此，我们提出一种分时复用的数据传输装置、方法及系统。

发明内容

为了解决上述方案存在的问题，本发明提供了一种分时复用的数据传输装置、方法及系统。本发明通过适当降低system clock频率(因功能验证对system clock无太高的要求)，在硬件上引入同源同相时钟系统，FPGA设计中增加分时复用模块PS IP和SP IP，实现FPGA间巨量数据信号的交互，适应了目前及将来芯片验证的需求，降低芯片验证的成本，缩短芯片设计的周期。

本发明的目的可以通过以下技术方案实现：

一种分时复用的数据传输方法，包括如下步骤：

步骤一：通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；

步骤二：同源时钟系统提供两组同源时钟，一组为system clock，另一组为高速的TDM clock，具体表现为：

SI5345_0提供两组同源差分时钟，即clk1和clk2；

clk1通过SI5345_1输出最多8路和clk1同相位的差分时钟，送入各片FPGA作为system clock；

Clk2通过SI5345_2输出最多8路和clk2同相位的差分时钟，送入各片FPGA作为TDMclock；

步骤三：通过分时复用模块PSIP和SP IP基于TDM技术在FPGA间进行信号传输；其中PS IP用于实现MUX功能，SP IP用于实现DEMUX功能；所述PS IP和SP IP的传输动作流程如下：

S31：系统复位解除；

S32：Idelay调整OK；

S33：Bitslip OK；

S34：FPGA IO自检，包括：PRBS31 Data生成和PRBS31 Data校验；

S35：自检OK，解除复位。

进一步地，通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；具体包括：

S11：配置参数生成模块根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，并将配置参数格式文件发送至芯片配置模块；