[发明专利]一种分时复用的数据传输装置、方法及系统

权利要求书

1.一种分时复用的数据传输方法，其特征在于，包括如下步骤：

步骤一：通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；

步骤二：同源时钟系统提供两组同源时钟，一组为system clock，另一组为高速的TDMclock，具体表现为：

SI5345_0提供两组同源差分时钟，即clk1和clk2；

clk1通过SI5345_1输出最多8路和clk1同相位的差分时钟，送入各片FPGA作为systemclock；

Clk2通过SI5345_2输出最多8路和clk2同相位的差分时钟，送入各片FPGA作为TDMclock；

步骤三：通过分时复用模块PSIP和SP IP基于TDM技术在FPGA间进行信号传输；所述PSIP和SP IP的传输动作流程如下：

S31：系统复位解除；

S32：Idelay调整OK；

S33：Bitslip OK；

S34：FPGA IO自检，包括：PRBS31 Data生成和PRBS31 Data校验；

S35：自检OK，解除复位。

2.根据权利要求1所述的一种分时复用的数据传输方法，其特征在于，通过三个可配置的时钟管理芯片SI5345_0、SI5345_1和SI5345_2组成基本的同源时钟系统；具体包括：

S11：配置参数生成模块根据同源时钟系统内时钟管理芯片之间的配置参数关系生成配置参数格式文件，并将配置参数格式文件发送至芯片配置模块；

S12：芯片配置模块根据配置参数格式文件配置时钟管理芯片，并在配置完

成后，将三个时钟管理芯片组成基本的同源时钟系统。

3.根据权利要求1所述的一种分时复用的数据传输方法，其特征在于，其中FPGA IO间传输速率最大为1200Mbps，Ration在32-256间配置，system clock频率最大为12.5MHz。

4.根据权利要求1所述的一种分时复用的数据传输方法，其特征在于，还包括：对PLL芯片进行参数分析，得到PLL芯片的传输系数，并根据传输系数选取预设数量的PLL芯片作为时钟管理芯片；具体分析步骤为：

V1：设定每种PLL芯片的型号均有一个对应的预设值，将PLL芯片的型号与所有的型将号进行匹配得到对应的预设值并标记为SF；

V2：将PLL芯片的生产日期与系统当前时间进行时间差计算获取得到PLL芯片的出产时长SC；

V3：将PLL芯片向分时复用模块传输数据的延迟标记为Hm；将PLL芯片向分时复用模块传输数据的码率标记为Gm；其中Gm与Hm一一对应；

V4：利用公式CS=(SF×k1+Gm×k2)/(SC×k3+Hm×k4)获取得到PLL芯片的传输系数FS；其中k1、k2、k3、k4均为系数因子；

根据PLL芯片的传输系数FS由高到低对PLL芯片进行排序；根据PLL芯片的排序筛选出预设数量的PLL芯片作为时钟管理芯片；其中预设数量为3个。

5.一种分时复用的数据传输装置，其特征在于，包括3个PLL芯片、分时复用模块和若干FPGA；3个所述PLL芯片为可配置的时钟管理芯片，分别为SI5345_0、SI5345_1和SI5345_2；3个所述PLL芯片组成基本的同源时钟系统；所述同源时钟系统接入分时复用模块和若干FPGA；FPGA之间设置有分时复用模块。