[发明专利]读取电路及非易失性存储器

说明书

本发明提供了一种非易失性存储单元的读取电路，包括用于与存储单元连接的位线，与所述位线连接的读出电路，以从所述存储单元读取数据，与所述读出电路连接的感测电路，用于将所述存储单元的漏电流和所述读出电路的参考电流叠加作为新参考电流，以消除漏电流的影响，提高了读取数据的可靠性。本发明还提供了一种应用非易失性存储单元的读取电路的非易失性存储器。

技术领域

本发明涉及存储器技术领域，尤其涉及一种读取电路及非易失性存储器。

背景技术

读取带电可擦可编程只读存储器（Electrically Erasable Programmable readonly memory，EEPROM）的控制栅晶体管的内容时，在选中的控制栅晶体管上施加合适的检测电压，并在相应的位线上施加一定的电压，如果是编程操作后的EEPROM，阈值电压小于检测电压，控制栅晶体管导通，在位线上感应出电流，如果是擦除操作后的EEPROM，阈值电压大于检测电压，控制栅晶体管截止，位线上无电流流过。

图1为现有技术中的EEPROM的电路示意图。参照图1，位线电连接读取电路，读取电路内产生参考电流I_ref与流经控制栅晶体管的电流I_cell比较，当I_refI_cell时，读取电路输出“1”，EEPROM读出数据“1”，当I_refI_cell时，读取电路输出“0”，EEPROM读出数据“0”。

在EEPROM的存储阵列中，每一行相同位置的存储单元都会并联至同一位线，由字线选中所需的存储单元。正常情况下，未选中的字线接地，存储单元都处于截止状态，不产生电流，不会对当前正在读取的存储单元产生影响。如果出现高温，或编程后的阈值电压低于预期值，未选中的控制栅晶体管中有可能会产生微弱的漏电流I_leakage，而由于同一位线上并联了较多的存储单元，考虑最差的情况，漏电流I_leakage总和有可能接近正常编程后的控制栅晶体管能产生的电流I_cell。产生的漏电流I_leakage会成为流过位线上的电流的一部分，现有的读取电路无法区分被比较的电流是由编程后的控制栅晶体管产生的电流I_cell还是漏电流I_leakage，当漏电流I_leakage接近或大于正常编程后控制栅晶体管产生的电流时I_cell，读取电路会把“1”误读成“0”，读取数据的可靠性较低。

公开号为US8750022B2的美国发明专利公开了半导体存储器件和半导体器件，作为包含在存储单元中的晶体管，特别地，作为与反熔丝电连接的晶体管，在沟道形成区域中使用能够充分降低关断电流的材料的晶体管，从而能够缩短预充电周期并确保足够的读取周期，另外，作为读出电路中的晶体管，特别是，包括在预充电电路中并位于预充电电路和输出信号线之间的晶体管，在沟道形成区域中使用能够充分降低关断电流的材料的晶体管，从而能够防止由于漏电流引起的错误数据读取等。该申请技术方案虽然可以在一定程度上避免漏电点，但是是从晶体管的工艺角度出发考虑难度较大。

因此，有必要提供一种新型的读取电路及非易失性存储器以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种读取电路及非易失性存储器，提高了读取数据的可靠性。

为实现上述目的，本发明的所述非易失性存储单元的读取电路，包括：

位线，用于与存储单元连接；

读出电路，与所述位线连接，以从所述存储单元读取数据；

感测电路，与所述读出电路连接，用于将所述存储单元的漏电流和所述读出电路的参考电流叠加作为新参考电流，以消除漏电流的影响。