[发明专利]读取电路及非易失性存储器

权利要求书

1.一种非易失性存储单元的读取电路，其特征在于，包括：

位线，用于与存储单元连接；

读出电路，与所述位线连接，以从所述存储单元读取数据，所述读出电路包括选择电流镜电路，所述选择电流镜电路包括第一PMOS管、第二PMOS管、第一开关和第二开关，所述第一PMOS管的源极和所述第二PMOS管的源极接电源电压，所述第一PMOS管的漏极与所述第一开关的一端连接，所述第一PMOS管的栅极与所述第二PMOS管的栅极、所述第一开关的另一端和所述第二开关的一端连接，所述第二PMOS管的漏极与所述第二开关的另一端连接；以及

感测电路，与所述读出电路连接，用于将所述存储单元的漏电流和所述读出电路的参考电流叠加作为新参考电流，以消除漏电流的影响，所述感测电路包括第三PMOS管、第三开关、第四开关、第一NMOS管、第五开关和电容，所述第三PMOS管的源极接电源电压，所述第三PMOS管的栅极与所述第二PMOS管的栅极连接，所述第三PMOS管的漏极与所述第三开关的一端连接，所述第三开关的另一端与所述第四开关的一端连接，所述第四开关的另一端与所述第二开关的另一端连接，所述第一NMOS管的漏极与所述第五开关的一端和所述第三开关的另一端连接，所述第一NMOS管的栅极与所述第五开关的另一端和所述电容的一端连接，所述第一NMOS管的源极和所述电容的另一端接地。

2.根据权利要求1所述的非易失性存储单元的读取电路，其特征在于，所述第一开关、所述第二开关、所述第三开关、所述第四开关和所述第五开关均为CMOS传输门。

3.根据权利要求1所述的非易失性存储单元的读取电路，其特征在于，所述第三PMOS管的宽长比等于所述第二PMOS管的宽长比。

4.根据权利要求2所述的非易失性存储单元的读取电路，其特征在于，所述读出电路还包括电流源电路，所述电流源电路的一端与所述第二PMOS管的漏极连接，所述电流源电路的另一端接地。

5.根据权利要求4所述的非易失性存储单元的读取电路，其特征在于，所述读出电路还包括比较电路，所述比较电路包括第一反相器和第二反相器，所述第一反相器的输入端与所述第一PMOS管的漏极连接，所述第一反相器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端用于输出读取结果。

6.根据权利要求4所述的非易失性存储单元的读取电路，其特征在于，所述读出电路还包括比较电路，所述比较电路包括比较器，所述比较器的负输入端与所述第一PMOS管的漏极连接，所述比较器的正输入端用于连接参考电压。

7.根据权利要求5或6所述的非易失性存储单元的读取电路，其特征在于，还包括开关驱动单元，所述开关驱动单元与所述第一开关、所述第二开关、所述第三开关、所述第四开关和所述第五开关连接，以向所述第一开关发送第一驱动信号，向所述第二开关发送第二驱动信号，向所述第三开关和所述第五开关发送第三驱动信号，向所述第四开关发送第四驱动信号，所述第一驱动信号、所述第二驱动信号、所述第三驱动信号和所述第四驱动信号为高电平信号或低电平信号。

8.根据权利要求7所述的非易失性存储单元的读取电路，其特征在于，所述开关驱动单元向所述第一开关发送的第一驱动信号为高电平，所述开关驱动单元向所述第二开关发送的第二驱动信号为低电平，所述开关驱动单元向所述第四开关发送的第四驱动信号为低电平，以使所述第一开关闭合，所述第二开关和所述第四开关断开，所述非易失性存储单元的读取电路进入感测阶段，然后所述开关驱动单元向所述第三开关和所述第五开关发送的第三驱动信号为高电平，以使所述第三开关和所述第五开关闭合，所述第一PMOS管和所述第三PMOS管构成电流镜，在所述存储单元未被选中时，流经所述第三PMOS管的第三电流镜像流过所述第一PMOS管的第一电流，其中，流经所述第一PMOS管的第一电流等于所述存储单元中的漏电流，流经所述第一NMOS管的第四电流等于流经所述第三PMOS管的第三电流，以在所述第一NMOS管的栅极上感应出感测电压。