[发明专利]静态随机存取存储器单元结构及静态随机存取存储器

说明书

本申请公开了一种静态随机存取存储器单元结构，包括第一反相器、第二反相器、第三NMOS管、第四NMOS管和第五NMOS管；第一反相器的输出端连接第二反相器的输入端，第二反相器的输出端连接第一反相器的输入端；第三NMOS管的源极或漏极与第一反相器的输出端相连接；第四NMOS管的源极或漏极与第二反相器的输出端相连接；第五NMOS管的栅极与第二反相器的输出端相连接。本申请的静态随机存取存储器单元结构，具有栅端读出晶体管，能够将静态随机存取存储器单元结构的读操作和写操作完全去耦合，能够避免读操作时对存储数据干扰，提升了读操作能力，极大地提高了噪声裕度窗口，使静态随机存取存储器单元结构更适合低电压、低功耗的应用场景。

技术领域

本申请涉及集成电路技术领域，具体涉及一种静态随机存取存储器单元结构及静态随机存取存储器。

背景技术

静态随机存取存储器(SRAM)是集成电路的不可或缺的一部分，主要用于短时间内数据存储以及数据计算。通常来说，SRAM是芯片电路中设计规则最苛刻、元器件摆布最密集、运行速度最快以及运行功耗最高的电路模块。传统的SRAM存储是采用6T(6个晶体管)结构或8T(8个晶体管)结构来存储1bit或2bit的数据。

微电子技术的发展对SRAM提出了更高密度、更高运行速度、更低功耗的需求，即高能效的需求。现有的解决方案，通过降低SRAM的工作电压Vdd，使单元的功耗能够呈平方率的下降。然而，降低工作电压对传统的6T/8T结构带来很多挑战，其中比较严重的挑战在于，存储单元的噪声裕度窗口(SNM)缩小，使得存储在SRAM单元中的信息易受干扰而丢失。SRAM存储信息表现形式为数据存储点Q、Qb点处的电压。较好的SNM能保证Q、Qb点的电压如设计预期，而不出现逻辑错误。SRAM常见三种工作模式，即写入操作(Write)、读出操作(Read)、保持操作(Hold)。其中写入操作时，开启字线(WL)，通过VBL施加外部电压高、低电压，能够使VQ和VQB达到预期电压，此时PMOS上拉能力将影响写入时噪声裕度，通常VQ和VQB能分别达到0和Vdd；保持操作时，通过反相器对实现电压的稳定，VQ和VQB能够维持在0和Vdd，SNW主要受阈值电压影响；读操作时，Q、Qb处电压需两个开启的NMOS晶体管重新分布，VQ和VQB位于中间电压，非常容易被干扰而出现逻辑错误。因此，通常情况下，读出操作的SNW最差，写入时的SNW一般，而保持状态下SNW最优。在低功耗设计中，当Vdd下降，抗干扰能力随之下降(如图1和图2所示)，此时读出操作是SNW的短板将更为明显。

发明内容

本申请的目的是提供一种静态随机存取存储器单元结构及静态随机存取存储器。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。

根据本申请实施例的一个方面，提供一种静态随机存取存储器单元结构，包括第一反相器、第二反相器、第三NMOS管、第四NMOS管和第五NMOS管；所述第一反相器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述第一反相器的输入端；所述第三NMOS管的源极或漏极与所述第一反相器的输出端相连接；所述第四NMOS管的源极或漏极与所述第二反相器的输出端相连接；所述第五NMOS管的栅极与所述第二反相器的输出端相连接。

进一步地，所述静态随机存取存储器单元结构还包括第六NMOS管；所述第六NMOS管的栅极与所述第一反相器的输出端相连接；所述第六NMOS管与所述第五NMOS管相连接。

进一步地，所述第六NMOS管的源极或漏极与所述第五NMOS管的源极或漏极相连接。

进一步地，所述第一反相器包括第一PMOS管和第一NMOS管，所述第一PMOS管的漏极与所述第一NMOS管的漏极相连接，所述第一PMOS管的栅极与所述第一NMOS管的栅极相连接，所述第一PMOS管的栅极连接所述第一反相器的输入端，所述第一PMOS管的漏极连接所述第一反相器的输出端。