[发明专利]一种数字可重构信道化单比特接收机及其实现方法

说明书

本发明公开了一种数字可重构信道化单比特接收机及实现方法，该接收机由38.4GHz采样的超宽带单比特接收机和可重构数字信道化系统组成；38.4GHz采样的超宽带单比特接收机包括38.4GHz超高速单比特ADC和FPGA芯片；可重构数字信道化系统嵌入在FPGA芯片中，包括系统状态机、复用测频算法模块的粗测频模块和精测频模块，该精测频模块还包括单比特数字混频模块和单比特数字滤波模块。本发明通过可重构数字信道化技术使得单比特接收机具有高测频精度以及高脉宽检测精度等优点，并且易于FPGA实现，通用性强。

技术领域

本发明属于单比特接收机技术领域，尤其涉及到一种数字可重构信道化单比特接收机及实现方法。

背景技术

宽带信号频率测量广泛应用于电子侦察领域。为了适应当前复杂的电磁环境，需要在更宽频带内进行精确频率测量，随着电子器件水平的不断提高，满足带宽要求的ADC越来越多，且低比特ADC的采样率越来越高，而高速采样器件的出现，可以打破以往测频接收机需要在射频端先对信号进行变频，再在数字端对中频信号进行处理的复杂结构，使得接收机的数字端可以直接对宽带射频信号进行直接获取和处理，进而促进接收机往小型化低功耗发展。但超高的采样率给数字处理芯片例如FPGA带来的压力是显而易见的，目前在相同的资源使用率条件下，使用低采样率的ADC时测频结果更为精准，而使用高采样率的ADC时测频精度会随着采样率的提升成倍数下降。

针对高采样率的单比特ADC，目前最常见的高速单比特信号测频算法为以延迟相关算法为主的瞬时测频算法和通过简化DFT(离散傅里叶变换)的核函数来达到降低运算量的单比特DFT或FFT(快速傅里叶变换)算法。前者较省资源，但对于多信号处理能力不足且抗噪声能力差；后者可以处理同时达到的多个信号，但计算量仍然大，特别是随着ADC采样率的不断突破，当前算法不具备匹配的处理能力。

基于此，如何匹配和适用超高采样率的单比特ADC的数据传输速率，并保证测频接收机具备高测频精度是当前亟待解决的技术问题。

发明内容

本发明的目的在于提供一种数字可重构信道化单比特接收机及实现方法，以解决上述技术问题。

基于上述目的，第一方面，本发明提供一种数字可重构信道化单比特接收机，包括：所述数字可重构信道化单比特接收机由38.4GHz采样的超宽带单比特接收机和可重构数字信道化系统组成；

所述38.4GHz采样的超宽带单比特接收机包括38.4GHz超高速单比特ADC和含高速收发模块的FPGA芯片；其中，

所述38.4GHz超高速单比特ADC，用于以38.4GHz的采样频率采集射频信号，并对射频信号进行量化处理之后，将量化后的初始采样数据输入所述FPGA芯片；

所述FPGA芯片，用于通过所述高速收发模块接收所述初始采样数据，生成第一路采样数据和第二路采样数据，并将两路采样数据输入至所述可重构数字信道化系统；

所述可重构数字信道化系统以嵌入在FPGA芯片中，包括系统状态机、复用测频算法模块的粗测频模块和精测频模块；所述精测频模块还包含单比特数字混频模块和单比特数字滤波模块；其中，

所述系统状态机，用于根据所述系统状态机的当前状态数据控制所述粗测频模块和所述精测频模块的测频流程；

所述粗测频模块，用于在所述系统状态机的当前状态数据为粗测频状态时，通过所述测频算法模块对接收到的所述第一路采样数据进行测频计算，并将计算得到的粗测频结果输入所述系统状态机；

所述系统状态机，还用于根据接收到的所述粗测频结果确定测频信道，以控制所述单比特数字混频模块产生测频信道对应的本振数据；