[发明专利]一种数字可重构信道化单比特接收机及其实现方法

权利要求书

1.一种数字可重构信道化单比特接收机，其特征在于，所述数字可重构信道化单比特接收机由38.4GHz采样的超宽带单比特接收机和可重构数字信道化系统组成；

所述38.4GHz采样的超宽带单比特接收机包括38.4GHz超高速单比特ADC和含高速收发模块的FPGA芯片；其中，

所述38.4GHz超高速单比特ADC，用于以38.4GHz的采样频率采集射频信号，并对射频信号进行量化处理之后，将量化后的初始采样数据输入所述FPGA芯片；

所述FPGA芯片，用于通过嵌入在FPGA芯片中的高速收发模块，接收所述初始采样数据，生成第一路采样数据和第二路采样数据，并将两路采样数据输入至所述可重构数字信道化系统；

所述可重构数字信道化系统嵌入在FPGA芯片中，包括系统状态机、复用测频算法模块的粗测频模块和精测频模块；所述精测频模块还包含单比特数字混频模块和单比特数字滤波模块；其中，

所述系统状态机，用于根据所述系统状态机的当前状态数据控制所述粗测频模块和所述精测频模块的测频流程；

所述粗测频模块，用于在所述系统状态机的当前状态数据为粗测频状态时，通过所述测频算法模块对接收到的所述第一路采样数据进行测频计算，并将计算得到的粗测频结果输入所述系统状态机；

所述系统状态机，还用于根据接收到的所述粗测频结果确定测频信道，以控制所述单比特数字混频模块产生测频信道对应的本振数据；

所述精测频模块，用于在所述系统状态机的当前状态数据为精测频状态时，根据所述单比特数字混频模块产生的所述本振数据、所述单比特数字滤波模块产生的滤波器系数对接收到的所述第二路采样数据进行数字信道化处理，并通过所述测频算法模块对数字信道化处理后的数据进行测频计算，获得测频信道对应的精测频结果；

所述可重构数字信道化系统中的所述系统状态机包括内部寄存器、信道切换控制器、测频状态控制器、双路选择器和门限寄存器；其中，

所述内部寄存器，用于存储测频算法模块输出的测频结果；所述测频结果包含粗测频结果和精测频结果；

所述信道切换控制器，用于根据所述粗测频结果进行测频信道间的切换，以根据切换后的所述测频信道控制所述单比特数字混频模块产生对应的本振数据，同时确定信道变化状态；

所述测频状态控制器，用于根据静默状态控制数据和内部状态控制数据获取当前状态数据，并根据当前状态数据控制双路选择器选择一组数据输入所述测频算法模块；所述静默状态控制数据由外部输入，所述内部状态控制数据由内部产生；

所述门限寄存器，用于存储及输出门限值。

2.如权利要求1所述的数字可重构信道化单比特接收机，其特征在于，所述粗测频模块还包括第一FIFO缓存器和第一移位寄存器；其中，

所述第一FIFO缓存器，用于对所述第一路采样数据进行二级降速和数据缓存，以将所述第一路采样数据的随路时钟降至150MHz，同时对所述第一路采样数据进行缓存后输出；

所述第一移位寄存器，用于在150MHz时钟下对所述第一FIFO缓存器输出的数据进行移位寄存；

所述精测频模块还包括二值化处理器、第二FIFO缓存器和第二移位寄存器；其中，

所述二值化处理器，用于将第二路经过数字信道化处理后的数据进行二值化，得到二值化数据；

所述第二FIFO缓存器，用于对所述二值化处理器输出的二值化数据进行二级降速和数据缓存，以将所述二值化数据的随路时钟降至150MHz，同时对所述二值化数据进行缓存之后输出；

所述第二移位寄存器，用于在150MHz时钟下对所述第二FIFO缓存器输出的数据进行移位寄存；

所述粗测频模块和所述精测频模块复用的所述测频算法模块包括分裂基FFT算法模块、最大值检测模块、门限检测模块和输出决策模块；其中，

所述分裂基FFT算法模块，用于对所述第一移位寄存器中输出的数据或者所述第二移位寄存器输出的数据进行频谱分析，得到频谱数据；

所述最大值检测模块，用于根据所述频谱数据进行最大值检测，得到最大幅值谱线以及所述最大幅值谱线的幅值和频率值；

所述门限检测模块，用于将所述最大幅值谱线的幅值与对应的门限值进行比较，若大于，则控制所述输出决策模块将所述最大幅值谱线的频率值作为测频结果输出，否则控制所述输出决策模块将所述测频结果置零。