[发明专利]时钟管理电路、芯片及电子设备

权利要求书

1.一种时钟管理电路，其特征在于，包括：第一逻辑电路、时钟源管理电路及时钟需求反馈电路；其中：

所述第一逻辑电路，与需要第一时钟信号驱动的若干第一电路模块连接，适于接收所述若干第一电路模块输出的时钟依赖信号，并基于所述时钟依赖信号，产生第一逻辑结果信号；

所述时钟源管理电路，与所述第一逻辑电路连接，适于接收所述第一逻辑结果信号，并基于所述第一逻辑结果信号产生对应的时钟源控制信号，所述时钟源控制信号输出至对应的时钟源，以控制第一时钟源打开或关闭；

所述时钟需求反馈电路，与需要第二时钟信号驱动的若干第二电路模块及时钟信号选择端连接，适于接收所述若干第二电路模块输出的时钟需求信号，产生时钟需求反馈信号，并将所述时钟需求反馈信号输出至所述时钟信号选择端所选择的第一逻辑电路；

其中，所述第一逻辑电路包括：第一逻辑子电路及第二逻辑子电路；

所述第一逻辑子电路，与需要第一时钟信号驱动的若干第一电路模块连接，适于接收所述若干第一电路模块输出的时钟依赖信号，并基于所述时钟依赖信号，输出时钟依赖结果信号，所述时钟依赖结果信号输入至所述第二逻辑子电路以及产生所述第一时钟信号的第一分频电路；

所述第二逻辑子电路，与第一时钟管理使能信号输出端及所述时钟需求反馈电路连接，适于基于所述第一时钟管理使能信号输出端输出的第一时钟管理使能信号、时钟依赖结果信号及所述时钟需求反馈电路输出的时钟需求反馈信号，产生所述第一逻辑结果信号。

2.如权利要求1所述的时钟管理电路，其特征在于，当所述时钟依赖信号在逻辑“1”表示开启时钟源时，所述第一逻辑子电路及第二逻辑子电路均由或门电路组成；当所述时钟依赖信号在逻辑“1”表示关闭时钟源时，所述第一逻辑子电路及第二逻辑子电路均由与门电路组成。

3.如权利要求1所述的时钟管理电路，其特征在于，所述第一分频电路包括两个以上级联的第一分频器，所述第一逻辑子电路包括两个以上级联的第一门电路，所述第一门电路与所述第一分频器一一对应连接。

4.如权利要求1所述的时钟管理电路，其特征在于，所述第一时钟管理使能信号输出端为第一寄存器。

5.如权利要求1所述的时钟管理电路，其特征在于，所述时钟需求反馈电路包括：第三逻辑子电路及时钟需求反馈子电路；其中：

所述第三逻辑子电路，与需要第二时钟信号驱动的若干第二电路模块连接，适于接收所述若干第二电路模块输出的时钟需求信号，并基于所述时钟需求信号产生时钟需求反馈信号，所述时钟需求反馈信号输出至所述时钟需求信号对应的第二分频电路及所述时钟需求反馈子电路；

所述时钟需求反馈子电路，与所述第三逻辑子电路及时钟信号选择端连接，适于将所述时钟需求反馈信号输出至所述时钟信号选择端所选择的第一逻辑电路；

所述时钟信号选择端还与时钟选择器连接，以控制所述时钟选择器选择与所述时钟信号选择端一致的时钟信号至所述第二电路模块。

6.如权利要求5所述的时钟管理电路，其特征在于，当所述时钟需求信号在逻辑“1”表示需要时钟信号时，所述第三逻辑子电路由或门电路组成；当所述时钟需求信号在逻辑“0”表示需要时钟信号时，所述第三逻辑子电路由与门电路组成。

7.如权利要求5所述的时钟管理电路，其特征在于，所述第二分频电路包括两个以上级联的第二分频器，所述第三逻辑子电路包括两个以上级联的第二门电路，所述第二门电路与所述第二分频器一一对应连接。

8.如权利要求1所述的时钟管理电路，其特征在于，所述时钟信号选择端为第二寄存器。

9.一种芯片，包括权利要求1至8任一项所述的时钟管理电路。

10.一种电子设备，包括权利要求9所述的芯片。