[发明专利]半导体器件及其制作方法、芯片

说明书

本发明提供一种半导体器件及其制作方法、芯片，半导体器件包括：第一晶圆，第一晶圆包括第一衬底、位于第一衬底上的第一介质层和嵌设在第一介质层中的导电层，第一衬底靠近第一介质层的一侧形成有沟槽隔离层，导电层形成在沟槽隔离层上；硅通孔，硅通孔贯穿第一衬底和沟槽隔离层并暴露出导电层；互连层，互连层填充在硅通孔中并与导电层电连接。本发明的第一晶圆的导电层形成在沟槽隔离层上，如此一来，硅通孔刻蚀过程中产生的大量等离子体被沟槽隔离层阻挡，无法通过导电层进入到第一晶圆，从而减少或避免了硅通孔刻蚀过程引起半导体器件的等离子体诱导损伤(PID)。

技术领域

本发明属于集成电路制造技术领域，具体涉及一种半导体器件及其制 作方法、芯片。

背景技术

TSV(Through Silicon Via，硅通孔)技术是通过在芯片与芯片之间， 晶圆和晶圆之间制造垂直导通，实现芯片之间互连的技术，其能在三维方 向使得堆叠密度更大。三维芯片允许多层堆叠，实现多个平面器件垂直堆 叠。晶圆级三维堆叠技术中，背面引线工艺是重要技术环节，目前常采用 TSV(硅通孔)技术实现。

上下两片晶圆键合之后，背面引线工艺常采用TSV工艺，通过刻蚀上 晶圆的硅衬底形成硅通孔，该硅通孔暴露出插塞，在硅通孔中形成互连层， 互连层通过插塞与上晶圆中的金属层电连接，之后在上晶圆顶部(背面) 制作焊盘与硅通孔中的互连层电连接，实现背面引线工艺，即将金属层通 过焊盘从背面引出。

但是硅通孔刻蚀过程时，包含带能离子、电子和激发分子的等离子体 (Plasma)可对晶圆上的敏感器件引起等离子体诱导损伤(PID，Plasma Induce Damage)，导致电性失效或功能失效。

发明内容

本发明的目的在于提供一种半导体器件及其制作方法、芯片，减少或 避免硅通孔刻蚀过程引起半导体器件的等离子体诱导损伤(PID)。

本发明提供一种半导体器件，包括：

第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一 介质层和嵌设在所述第一介质层中的导电层，所述第一衬底靠近所述第一 介质层的一侧形成有沟槽隔离层，在沿所述第一晶圆的厚度方向上，所述 导电层与所述沟槽隔离层至少部分重叠；

硅通孔，所述硅通孔贯穿所述第一衬底和所述沟槽隔离层并暴露出所 述导电层；

互连层，所述互连层填充在所述硅通孔中并与所述导电层电连接。

进一步的，所述沟槽隔离层形成在隔离有源区的位置和/或对应所述导 电层的位置。

进一步的，所述沟槽隔离层的厚度范围为：1000埃～6000埃。

进一步的，所述导电层包括插塞，沿所述第一晶圆的厚度方向，所述 插塞从所述第一介质层中延伸至所述沟槽隔离层。

进一步的，在所述第一介质层中，所述插塞远离所述第一衬底的一侧 分布有金属层，所述互连层通过所述插塞与所述金属层电连接。

进一步的，所述半导体器件还包括第二晶圆，所述第二晶圆包括第二 衬底和位于第二衬底上的第二介质层、嵌设在所述第二介质层中的第二金 属层、贯穿部分厚度的所述第二介质层的第二开孔和填充在所述第二开孔 中的第二键合金属层；所述第一晶圆还包括贯穿部分厚度的所述第一介质 层的第一开孔和填充在所述第一开孔中的第一键合金属层；所述第一介质 层面向所述第二介质层键合，所述第一键合金属层面向所述第二键合金属 层键合。

本发明还提供一种半导体器件的制作方法，包括：

提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的 第一介质层和嵌设在所述第一介质层中的导电层，所述第一衬底靠近所述 第一介质层的一侧形成有沟槽隔离层，在沿所述第一晶圆的厚度方向上， 所述导电层与所述沟槽隔离层至少部分重叠；