[发明专利]一种FEC编解码模块

说明书

本申请提供一种FEC编解码模块，通过编码模块在每条传输链路的数据码流中增加一些码元(前向纠错码的码字)使其在接受端能够进行准确的判错并自动完成纠错。为了防止某条数据链路在传输过程中遇到连续性突发错误，设计过程中对多链路数据进行交织处理，更大程度的利用FEC的纠错能力，以提高系统的数据传输效率和抗干扰能力。

技术领域

本发明涉及集成电路技术领域，具体涉及一种FEC编解码模块。

背景技术

首先，对本申请中用到的专业技术名词进行解释：

FEC:(Forward Error Correction)前向纠错。

RS码:即里德-所罗门码。若RS码为(62，60，t＝1)，其中t是可抗长度字符数，对应的60个字符，监督段为2t个字符，RS(62，60)的编码效率为60/62。

PH:链路中插入RS码字的位置。

Character Block：240个character加12个PH组成一个Character Block。

Super Block：64个Character Block组成一个Super Block。

PM：每个Super Block的开始标志位。

一、现有FEC_RS(62,60)码在实现过程中，每条链路数据在单位周期内独立进行一次RS Encoder编码，每个Character Block(60个character)只能纠正一个character错误。

二、TX链路数据在准备传输之前，数据进入FEC Encode模块，现有FEC实现方式按照每60个character+2个RS parity组成一个Block。其中每个Block中的60个character为有效信息数据。2个RS parity为链路中增加的码元，用于对可能出现的误码的判断与纠正。RX在接受到链路数据之后，数据进入FEC Decode模块，根据每个Block的RS parity值来判断当前Block中源数据是否存在误码，并对其进行纠正。解析过后的数据送到下一级，进行原有其他模块的分析。

申请人经过研究发现，对于现有的FEC_RS(62,60)码实现技术而言，现有技术没有实现交织功能，不具备纠正某条链路出现连续性突发错误的能力。另外对链路中的误码判断能力有限，不具备判断并纠正多个误码的能力。

发明内容

有鉴于此，本发明实施例提供一种FEC编解码模块，以实现对具有连续错误的链路进行判断并纠错。

为实现上述目的，本发明实施例提供如下技术方案：

一种FEC编解码模块，包括：

编码模块和纠错模块；

所述编码模块包括：

第一数据交织模块，用于把输入至所述数据交织模块的两路源数据依据预设方式进行交织重组处理，并把每两个周期的交织重组处理后的源数据的四个高低字节数据，分别送到对应的4个编码计算单元，其中，每个编码计算单元每两个周期获取与之对应的一个高/低字节数据；

4个编码计算单元，每个编码计算单元用于对获取到的连续的60个字节数据进行循环迭代计算，计算得到两个parity值；

编码单元，用于获取所述4个编码单元计算得到的parity值，对所述parity值进行极性编码；

数据选择器，用于获取极性编码后的parity值，将所述极性编码后的parity值插入至所述源数据中的PH位置，并发送给所述纠错模块；

所述纠错模块，包括：