[发明专利]一种FEC编解码模块

权利要求书

1.一种FEC编解码模块，其特征在于，包括：

编码模块和纠错模块；

所述编码模块包括：

第一数据交织模块，用于把输入至所述数据交织模块的两路源数据依据预设方式进行交织重组处理，并把每两个周期的交织重组处理后的源数据的四个高低字节数据，分别送到对应的4个编码计算单元，其中，每个编码计算单元每两个周期获取与之对应的一个高/低字节数据；

4个编码计算单元，每个编码计算单元用于对获取到的连续的60个字节数据进行循环迭代计算，计算得到两个parity值；

编码单元，用于获取所述4个编码单元计算得到的parity值，对所述parity值进行极性编码；

数据选择器，用于获取极性编码后的parity值，将所述极性编码后的parity值插入至所述源数据中的PH位置，并发送给所述纠错模块，其中，所述源数据中的PH位置为插入RS码字的位置；

所述纠错模块，包括：

第二数据交织模块，用于对所述数据选择器发送的源数据依据预设方式进行交织重组处理；

解码模块，用于对所述第二数据交织模块处理后的源数据中的parity值进行解码还原处理；

判断单元，用于基于parity值解码还原后处理后的源数据，计算得到所述第二数据交织模块处理后的源数据的syndrome值，基于所述syndrome值判断源数据是否有误，如果有误，对所述源数据进行纠错处理；

错误定位单元，用于基于所述syndrome值判断当前源数据中字符错误位置；

输出单元，用于输出具有错误位置标定的当前数据块。

2.根据权利要求1所述的FEC编解码模块，其特征在于，包括：所述4个编码计算单元具体为，第一编码单元、第二编码单元、第三编码单元、第四编码单元，所述数据交织模块具体用于对获取到的源数据设置开始标志位，将所述开始标志位后的第一个周期的高源数据发送给第一编码单元，将所述开始标志位后的第一个周期的低源数据发送给第二编码单元，将所述开始标志位后的第二个周期的高源数据发送给第三编码单元，将所述开始标志位后的第二个周期的低源数据发送给第四编码单元，其中，所述高源数据为所述源数据的高字节，所述低源数据为所述源数据的低字节。

3.根据权利要求1所述的FEC编解码模块，其特征在于，所述编码计算单元中具有RS编码电路，所述RS编码电路用于计算所述parity值，所述RS编码电路包括：

第一乘法器、第二乘法器、第一加法器、第二加法器、第一逻辑与门、输出控制器、第一触发器和第二触发器；

所述输出控制器的第一输入端用于输入所述第一数据交织模块处理后的源数据，所述输出控制器的第二输入端与所述第二触发器的输出端相连，所述输出控制器的控制端用于输入控制信号；

所述第一逻辑与门的第一输入端与所述第一加法器的输出端相连，所述第一逻辑与门的第二输入端与所述输出控制器的控制端相连；

所述第一乘法器和所述第二乘法器的输入端与所述第一逻辑与门的输出端相连；

所述第一乘法器的输出端与所述第一触发器的输入端相连；

所述第一触发器的输出端与所述第二加法器的第一输入端相连；

所述第二乘法器的输出端与所述第二加法器的第二输入端相连；

所述第二触发器的输入端与所述第二加法器的输出端相连，所述第二触发器的输出端与所述第一加法器的第一输入端相连；

所述第一加法器的第二输入端与所述输出控制器的第一输入端相连。

4.根据权利要求3所述的FEC编解码模块，所述判断单元中具有syndrome值计算电路，所述syndrome值计算电路包括：

第三加法器、第三乘法器、第三触发器和第二逻辑与门；

所述第三加法器的第一输入端与所述第二逻辑与门的输出端相连，所述第三加法器的第二输入端用于获取所述parity值解码还原后处理后的源数据；

所述第三乘法器的第一输入端与所述第三加法器的输出端相连，所述第三乘法器的第二输入端用于输入预设系数；

所述第三触发器的输入端与所述第三乘法器的输出端相连，所述第三触发器的输出端与所述第二逻辑与门的第一输入端相连，所述第二逻辑与门的第二输入端用于输入控制信号。