[发明专利]用于神经网络的增强型乘法累加设备

权利要求书

1.一种设备，包括：

第一输入缓冲器，被配置为存储具有第一宽度的第一值；

第二输入缓冲器，被配置为存储具有第一宽度的第二值；

乘法/累加电路，被配置为对具有第二宽度的输入参数执行乘法/累加操作，该第二宽度是第一宽度的一半；

组累加器，被配置为累加输出乘法/累加电路；

定序器，其中，对于第一输入缓冲器和第二输入缓冲器可能的部分位置的多个组合中的每个组合，该定序器用于：

将对应的第一值和第二值的部分输入到乘法器累加电路；以及

调用组累加器将乘/累加电路的输出添加到一个组累加缓冲器的内容中。

2.根据权利要求1所述的设备，其中，所述第一输入缓冲器和所述第二输入缓冲器的所述部分位置包括：

一个高部和一个低部，其中，高部具有比低部高的幅度，高部和低部不重叠，并且高部的位数和低部的位数之和等于第一宽度中的位数。

3.根据权利要求2所述的设备，其中第一输入缓冲器和第二输入缓冲器可能的部分位置的多个组合包括:

第一输入缓冲器中的第一值的高部和第二输入缓冲器中的第二值的高部；

第一输入缓冲器中的第一值的低部和第二输入缓冲器中的第二值的高部；

第一输入缓冲器中的第一值的低部和第二输入缓冲器中的第二值的低部；

第一个输入缓冲区中的第一值的高部和第二个输入缓冲区中的第二个值的低部。

4.根据权利要求3所述的设备，其中，所述第二宽度是所述第一宽度的一半。

5.根据权利要求4所述的设备，其中，所述第一宽度为16位，并且所述第一宽度为8位。

6.根据权利要求5所述的设备，其中，所述组累加缓冲器具有48位的宽度。

7.根据权利要求4所述的设备，其中，所述组累加器还被配置为：

当第一输入缓冲器和第二输入缓冲器的部分位置的每个组合包括第一输入缓冲器的高部和第二输入缓冲器的高部时，将乘法/累加电路的输出移位第一宽度以获得移位后的输出，并将移位后的输出添加到组累加器缓冲器的内容中；

当第一输入缓冲区和第二输入缓冲区的部分位置的每个组合仅包括第一输入缓冲区和第二输入缓冲区中的一个的高部时，将乘法/累加电路的输出移位第二宽度以获得移位后的输出，并将移位后的输出添加到组累加器缓冲区的内容中。

8.根据权利要求1所述的设备，其进一步包含一个控制器，所述控制器经编程以使用所述第一输入缓冲器，乘法/累加电路，定序器及组累加器来实施卷积神经网络。

9.根据权利要求1所述的设备，其进一步包含图形处理单元，所述图形处理单元包含所述第一输入缓冲器，乘法/累加电路，定序器和组累加器。

10.根据权利要求1所述的设备，其中，所述乘法/累加电路是第一乘法/累加电路，所述设备还包括：包含所述第一乘法/累加电路的多个乘法/累加电路。

11.一种方法，包括：

提供第一输入缓冲器，其被配置为存储具有第一宽度的第一值；

提供第二输入缓冲器，其被配置为存储具有第一宽度的第二值；

使用具有第二宽度的计算管线对第一值的高部和第二值的高部执行乘法/累加运算，以获得第一中间累加；

根据所述第一中间累加，增加存储在组累加缓冲器中的组累加值；

对第一值的高部和第二值的低部进行乘法/累加运算，以获得第二中间累加；

根据所述第二中间累加，增加存储在组累加缓冲器中的组累加值；

对第一值的低部和第二值的低部进行乘法/累加运算，以获得第三中间累加；

根据第三中间累加，增加存储在组累加缓冲器中的组累加值；

对第一值的低部和第二值的高部进行乘法/累加运算以获得第四中间累加；

根据第四中间累加，增加存储在组累加缓冲器中的组累加值。