[发明专利]一种基于异质型FPGA布局的时钟合法化方法

说明书

本发明涉及一种基于异质型FPGA布局的时钟合法化方法，包括如下步骤：（1）建立时钟约束的数学模型；（2）基于建立的数学模型，分时钟线网收缩与时钟线网扩张两步将时钟约束合法化。该方法有利于对时钟进行合法化，避免布局过程中时钟线网违反时钟约束。

技术领域

本发明属于超大规模集成电路(VLSI)物理设计自动化技术领域，具体涉及一种基于异质型FPGA布局的时钟合法化方法。

背景技术

异质型现场可编程门阵列(FPGA)是当前流行的FPGA芯片，这是因为它可以实现多种功能，具有更高的性能，能满足各种各样的需求。相对地，它的设计复杂度和规模也不断增加，为异质型FPGA布局带来极大的挑战。

FPGA布局的优化目标通常为线长，同时会考虑可布通性、时序和功耗等。在目前的FPGA设计中，可能有数以百计的全局时钟。由于当前FPGA芯片的时钟布线资源有限，需要我们在布局阶段考虑时钟线网的位置避免在布线阶段时钟线网布线失败。

FPGA芯片被划分为多个时钟区域，每个时钟区域只能有有限数量的时钟线网通过，这是因为每个时钟区域的时钟布线轨道数量有限。由于时钟线网的时钟负载在布局过程中放置在FPGA芯片的各个位置，时钟线网占据多个时钟区域的稀松平常的事情。对于FPGA芯片来说，当时钟线网的数量过多时，时钟线网布线的拥塞问题变得异常明显，在布局阶段考虑时钟线网的分布变的尤为重要。

发明内容

本发明的目的在于提供一种基于异质型FPGA布局的时钟合法化方法，该方法有利于对时钟进行合法化，避免布局过程中时钟线网违反时钟约束。

为实现上述目的，本发明采用的技术方案是：一种基于异质型FPGA布局的时钟合法化方法，包括如下步骤：

(1)建立时钟约束的数学模型；

(2)基于建立的数学模型，分时钟线网收缩与时钟线网扩张两步将时钟约束合法化。

进一步地，所述步骤(1)的实现方法为：

首先针对FPGA时钟约束，进行如下表示：用模块v_i的中心坐标(x_i，y_i)来表示其位置，设C_k为时钟k所连接块的索引集，即{v_i|i∈C_k}；设R为时钟区域的集合，j∈R，设表示时钟区域j左右边界的x坐标；表示时钟区域j上下边界的y坐标；当时钟负载的边界框与该时钟区域重叠时，时钟位于该时钟区域，通过H(k，j)、V(k，j)来判断时钟k在时钟区域j水平和垂直方向的使用情况，表达式如下：

如若H(k，j)的值大于0，则表示时钟K在水平方向上位于时钟区域j；同理，如若V(k，j)的值大于0，则表示时钟K在垂直方向上位于时钟区域j；则根据H(k，j)和V(k，j)的值判断时钟k是否位于时钟区域j中，公式如下：

因此，将FPGA的时钟约束用如下公式表示：

即每个时钟区域至多被N_c个时钟线网的边界框所覆盖。

进一步地，所述步骤(2)中，时钟线网收缩阶段合法化时钟区域的时钟数量，时钟线网扩张阶段通过扩大时钟线网的跨度解决时钟区域出现模块数量过多导致资源溢出的问题。