[发明专利]一种基于异质型FPGA布局的时钟合法化方法

权利要求书

1.一种基于异质型FPGA布局的时钟合法化方法，其特征在于，包括如下步骤：

(1)建立时钟约束的数学模型；

(2)基于建立的数学模型，分时钟线网收缩与时钟线网扩张两步将时钟约束合法化；

所述步骤(1)的实现方法为：

首先针对FPGA时钟约束，进行如下表示：用模块v_i的中心坐标(x_i,y_i)来表示其位置，设C_k为时钟k所连接块的索引集，即{v_i|i∈C_k}；设R为时钟区域的集合，j∈R，设表示时钟区域j左右边界的x坐标；表示时钟区域j上下边界的y坐标；当时钟负载的边界框与该时钟区域重叠时，时钟位于该时钟区域，通过H(k,j)、V(k,j)来判断时钟k在时钟区域j水平和垂直方向的使用情况，表达式如下：

如若H(k,j)的值大于0，则表示时钟K在水平方向上位于时钟区域j；同理，如若V(k,j)的值大于0，则表示时钟K在垂直方向上位于时钟区域j；则根据H(k,j)和V(k,j)的值判断时钟k是否位于时钟区域j中，公式如下：

因此，将FPGA的时钟约束用如下公式表示：

即每个时钟区域至多被N_c个时钟线网的边界框所覆盖；

所述步骤(2)中，时钟线网收缩阶段合法化时钟区域的时钟数量，时钟线网扩张阶段通过扩大时钟线网的跨度解决时钟区域出现模块数量过多导致资源溢出的问题；

在时钟线网收缩阶段中，通过减少违反时钟区域的时钟数量来合法化；首先找到违反时钟约束的时钟区域，并找到这个区域里每个模块所在的线网，以找到每个模块的可移动范围；即模块所在线网的边界框的交集为模块的可移动范围；对每个线网的模块从东南西北四个方向进行移动，以避免占用到违反时钟约束的时钟区域；通过如下公式来选择最优的方案：

其中，分子为线网所有模块的位移和，ΔNum_clk表示时钟区域所减少的时钟数量；选择平均位移最小的模块进行移动，重复上述操作，直到所有时钟区域均没有时钟约束违反为止；

时钟线网扩张阶段在时钟线网收缩阶段之后进行，用于保证每个时钟区域的密度在合理的范围内，防止站点数量小于模块的数量；首先找到密度最高的时钟区域，然后从东南西北四个方向寻找扩散的可能，优先选择位移最小的方案；用时钟区域所在的模块面积与时钟区域面积的比值来估计密度；对于可能导致时钟约束违反的方案提前排除，以保证无时钟约束违反。