[发明专利]基于脉冲触发的二端口串行数据收发电路及方法

说明书

本发明涉及一种基于脉冲触发的二端口串行数据收电路，包括发送端和接收端；所述接收端包括脉冲触发器，移位寄存器和串行转并行模块；所述发送端时钟输出CLK分别连接至脉宽触发器以及移位寄存器的时钟输入端；所述发送端数据输出MOSI连接至移位寄存器的数据输入端；所述脉宽触发器输出RST信号，作为移位寄存器的复位端，当RST为逻辑高电平时将清除移位寄存器中的内容；所述脉宽触发器输出FSH信号连接至串行转并行模块的时钟输入端，而移位寄存器的输出逐比特连接至串行转并行模块的数据输入端。本发明电路结构简单、采用通信协议简洁，且端口紧凑。

技术领域

本发明涉及脉冲触发器设计领域，具体涉及一种基于脉冲触发的二端口串行数据收电路及方法。

背景技术

数据传输与接收往往是数据处理过程中的关键，传统的基于SPI、I2C或UART协议的传输方式存在通信协议复杂、电路实现复杂、端口数较多等缺点。

发明内容

有鉴于此，本发明的目的在于提供一种基于脉冲触发的二端口串行数据收发机制及实现电路及方法，电路简单、采用通信协议简洁，且端口紧凑，

为实现上述目的，本发明采用如下技术方案：

一种基于脉冲触发的二端口串行数据收发机制及实现电路，包括发送端和接收端；所述接收端包括脉冲触发器，移位寄存器和串行转并行模块；所述发送端时钟输出CLK分别连接至脉宽触发器以及移位寄存器的时钟输入端；所述发送端数据输出MOSI连接至移位寄存器的数据输入端；所述脉宽触发器输出RST信号，作为移位寄存器的复位端，当RST为逻辑高电平时将清除移位寄存器中的内容；所述脉宽触发器输出FSH信号连接至串行转并行模块的时钟输入端，而移位寄存器的输出逐比特连接至串行转并行模块的数据输入端。

进一步的，所述脉冲触发器包括高电平脉宽判决器，低电平脉宽判决器、RS触发器、逻辑或门；所述高电平脉宽判决器，低电平脉宽判决器输入信号均为CLK；所述高电平脉宽判决器与RS触发器的置位端、逻辑或门输入端分别连接；所述低电平脉宽判决器RS触发器复位端；所述RS触发器反向输出端连接至逻辑或门的另一输入端；所述或门输出端产生RST信号，RS触发器反向输出端产生FSH信号。

一种基于脉冲触发的二端口串行数据收电路的控制方法，包括以下步骤：

发送端通过将CLK时钟设置为逻辑高电平并持续超过T1时间的方式通知接收端数据发送的开始，然后在每个CLK下降沿到来时触发串行数据的逐位发送，即当CLK下降沿时将数据挂载至MOSI端口，数据发送完毕后将CLK设置为低电平并持续超过T2的时间来表示数据发送的结束；

接收端首先使用脉冲触发器检测CLK高/低电平脉冲宽度来开启/结束数据接收；当脉冲触发器检测到CLK高电平持续的时间超过T1时信号TSTR变成逻辑高电平使RS触发器置位，造成RST变为高电平；当接收完毕时，输出端并行输出之前接收的信号。

进一步的，所述脉冲触发器控制，具体如下：

当脉冲触发器输入端CLK上信号的高电平持续时间大于预设阈值T1时，高电平脉宽判决器将TSTR设置为有效电平，此时TSDN设置为无效电平；当脉冲触发器输入端CLK上信号的低电平持续时间大于预设阈值T2时，低电平脉宽判决器将TSDN设置为有效电平而TSTR设置为无效电平；当脉冲触发器输入端CLK上信号的高电平持续时间小于预设阈值T1或脉冲触发器输入端CLK上信号的低电平持续时间小于预设阈值T2时，输出端TSTR和TSDN保持不变；

TSTR和TSDN输出至RS触发器；

根据RS触发器的反向输出端和TSTR间的逻辑或门，或门的输出信号作为移位寄存器的复位端。

进一步的，所述移位寄存器采用高电平复位。

本发明与现有技术相比具有以下有益效果：