[发明专利]基于脉冲触发的二端口串行数据收发电路及方法

权利要求书

1.一种基于脉冲触发的二端口串行数据收发电路，包括发送端和接收端；所述接收端包括脉冲触发器，移位寄存器和串行转并行模块；所述发送端的时钟输出信号CLK分别连接至脉宽触发器的时钟输入端以及移位寄存器的时钟输入端；所述发送端的数据输出信号MOSI连接至移位寄存器的数据输入端；所述脉宽触发器输出RST信号，作为移位寄存器的复位端，当RST为逻辑高电平时将清除移位寄存器中的内容；所述脉宽触发器输出FSH信号连接至串行转并行模块的时钟输入端，而移位寄存器的输出逐比特连接至串行转并行模块的数据输入端，所述脉冲触发器包括高电平脉宽判决器，低电平脉宽判决器、RS触发器、逻辑或门；所述高电平脉宽判决器，低电平脉宽判决器输入信号均为发送端的时钟输出信号CLK；所述高电平脉宽判决器的输出端输出TSTR信号，所述高电平脉宽判决器的输出端与RS触发器的置位端、逻辑或门输入端分别连接；所述低电平脉宽判决器的输出端输出TSDN信号，所述低电平脉宽判决器的输出端与RS触发器的复位端连接；所述RS触发器反向输出端连接至逻辑或门的另一输入端；所述或门输出端产生RST信号，RS触发器反向输出端产生FSH信号；收发机制只需要时钟CLK和数据MOSI这两个端口；通过对时钟CLK的边沿信号高低电平持续时间来实现数据传输的控制，定义时钟输出信号CLK高电平持续时间超过T1作为数据传输的开始；时钟输出信号CLK为低电平且持续时间超过T2作为数据传输结束的标志；时钟输出信号CLK下降沿时将数据挂载于MOSI；接收机在时钟输出信号CLK上升沿时进行数据接收。

2.一种基于权利要求1所述的基于脉冲触发的二端口串行数据收发电路的控制方法，其特征在于，包括以下步骤：发送端通过将时钟输出信号CLK设置为逻辑高电平并持续超过T1时间的方式通知接收端数据发送的开始，然后在每个时钟输出信号CLK的下降沿到来时触发串行数据的逐位发送，即当时钟输出信号CLKK的下降沿时将数据挂载至MOSI端口，数据发送完毕后将CLK设置为低电平并持续超过T2的时间来表示数据发送的结束；

接收端首先使用脉冲触发器检测时钟输出信号CLK高、低电平脉冲宽度来开启或者结束数据接收；当脉冲触发器检测到时钟输出信号CLK高电平持续的时间超过T1时信号TSTR变成逻辑高电平使RS触发器置位，造成RST变为高电平；当接收完毕时，输出端并行输出之前接收的信号；当脉冲触发器输入端CLK上信号的高电平持续时间大于预设阈值T1时，高电平脉宽判决器将TSTR设置为有效电平，此时TSDN设置为无效电平；当脉冲触发器输入端CLK上信号的低电平持续时间大于预设阈值T2时，低电平脉宽判决器将TSDN设置为有效电平而TSTR设置为无效电平；当脉冲触发器输入端CLK上信号的高电平持续时间小于预设阈值T1或脉冲触发器输入端CLK上信号的低电平持续时间小于预设阈值T2时，输出端的TSTR信号和TSDN信号保持不变；TSTR和TSDN输出至RS触发器；根据RS触发器的反向输出端和TSTR间的逻辑或门，或门的输出信号作为移位寄存器的复位端；发送端发送n位数据的数据传输流程；数据发送开始时，CLK必须维持在高电平且时间大于T1以初始化接收端模块，发送端内置的时钟计数器N置0；在CLK变为低电平时，改变MOSI为要输出的数值，在CLK转变为低电平并维持TL时间后，CLK变为高电平，此时发送端内置的时钟计数器N数值加1；然后CLK转变为高电平并维持在时间TH之后重新变为低电平，之后继续设置MOSI的值为下一位输出值，之后继续重复上述步骤，当时钟计数器N的数值大于n后数据传输完成；如果此时需要继续发送数据，则CLK时钟信号高电平持续时间大于T1即可；重复上述操作，直到数据传输完成；其中时间参数T1和T2应大于TH和TL；接收端接收n位数据的过程如下：当发送端开始发送数据时，脉冲触发器检测到CLK为高电平的持续时间大于T1时，移位寄存器复位，数据传输开始；移位寄存器在CLK上升沿时采集MOSI的信号并按顺序移位存储起来，当串行转并行输出电路检测到数据传输完成时，输出端OUTPUT[n-1:0]输出移位寄存器的n位信号。