[发明专利]支持高效率I/O接口的非易失性存储器装置

说明书

提供了支持高效率I/O接口的非易失性存储器装置。所述非易失性存储器装置包括：第一针脚，接收第一信号；第二针脚，接收第二信号；第三针脚，接收第三信号；第四针脚，接收写入使能信号；存储器单元阵列；以及存储器接口电路，在第一模式下从第三信号获得命令、地址和数据，并且在第二模式下从第一信号和第二信号获得命令和地址并从第三信号获得数据。在第一模式下，存储器接口电路从第三信号获得命令，并且从第三信号获得地址。在第二模式下，存储器接口电路从第一信号和第二信号获得命令，并且从第一信号和第二信号获得地址。

本申请要求于2020年7月13日在韩国知识产权局提交的第10-2020-0086227号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。

技术领域

在此描述的本公开的实施例涉及一种半导体装置，更具体地，涉及支持高效率输入/输出(I/O)接口的非易失性存储器装置。

背景技术

当今，存储装置(诸如，固态驱动器(SSD))正在被广泛地使用。存储装置可以对应于包括非易失性存储器装置(诸如，闪存)以及控制非易失性存储器装置的存储器控制器的存储器系统。非易失性存储器装置可以按照协议而通过预定针脚与存储器控制器交换输入/输出信号。例如，非易失性存储器装置可以通过特定的输入/输出针脚从存储器控制器接收命令和地址，并且可以通过相同的输入/输出针脚与存储器控制器交换数据。根据以上输入/输出接口，在命令或地址被传输时，数据可能无法被交换，从而导致输入/输出接口的效率的降低。如此，存在对能够在非易失性存储器装置与存储器控制器之间有效地传输数据的输入/输出接口的期望。

发明内容

本公开的实施例提供了支持高效率输入/输出接口以高效地传输命令、地址和数据的非易失性存储器装置。

根据示例性实施例，非易失性存储器装置包括：第一针脚，从存储器控制器接收第一信号；第二针脚，从存储器控制器接收第二信号；第三针脚，从存储器控制器接收第三信号；第四针脚，从存储器控制器接收写入使能信号；存储器单元阵列；以及存储器接口电路，在第一模式下从第三信号获得命令、地址和数据，并且在第二模式下从第一信号和第二信号获得命令和地址并从第三信号获得数据。在第一模式下，存储器接口电路基于写入使能信号的切换时序从在第一信号的启用时段中接收的第三信号获得命令，并且基于写入使能信号的切换时序从在第二信号的启用时段中接收的第三信号获得地址。在第二模式下，根据在第一时间段的第一循环周期中接收的具有启用状态的第一信号，存储器接口电路基于写入使能信号的切换时序从在第一时间段期间接收的第一信号和第二信号获得命令，并且根据在第二时间段的第二循环周期中接收的具有启用状态的第二信号，存储器接口电路基于写入使能信号的切换时序从在第二时间段期间接收的第一信号和第二信号获得地址，第一时间段包括预定数量的循环周期，第二时间段包括预定数量的循环周期。

根据示例性实施例，非易失性存储器装置包括：第一针脚，从存储器控制器接收控制信号；第二针脚，从存储器控制器接收写入使能信号；第三针脚，从存储器控制器接收数据信号；存储器单元阵列；以及存储器接口电路。根据在包括预定数量的循环周期的时间段的第一循环周期和第二循环周期期间接收的控制信号，存储器接口电路从在所述时间段的剩余循环周期期间接收的控制信号获得命令或地址。当在第一循环周期期间接收的控制信号处于启用状态时，存储器接口电路基于写入使能信号的切换时序从在所述剩余循环周期期间接收的控制信号获得命令。当在第二循环周期期间接收的控制信号处于启用状态时，存储器接口电路基于写入使能信号的切换时序从在所述剩余循环周期期间接收的控制信号获得地址。