[发明专利]半导体结构及其形成方法

说明书

一种半导体的结构及其形成方法，方法包括：形成保形覆盖沟道叠层和基底的底部侧墙材料层，位于隔离槽的相对侧壁上的底部侧墙材料层相接触；去除位于基底顶部和沟道叠层顶部的侧墙材料层、以及隔离槽中部分厚度的侧墙材料层，在隔离槽的部分空间中形成底部介电墙，底部介电墙的顶面高于沟道叠层的顶面；在形成底部介电墙后，在隔离槽的剩余空间中形成覆盖底部介电墙顶部的顶部介电墙，顶部介电墙的顶部与沟道叠层的顶部相齐平，顶部介电墙和底部介电墙构成介电墙。所述介电墙降低后续形成在第一区域和第二区域的器件之间产生漏电的概率，有利于提高半导体结构的性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。

为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)、全包围栅极(Gate-all-around，GAA)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

随着器件尺寸的进一步缩小，如何使具有全包围栅极结构的NMOS器件与具有全包围栅极结构的PMOS器件之间实现更好的电隔绝效果，越来越具有较高的难度和挑战。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于进一步提高半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构，包括：基底，所述基底包括分立的器件区和位于所述器件区之间的隔离区，所述器件区包括相间隔的第一区域和第二区域，所述基底包括衬底、以及分别凸立于所述第一区域和第二区域的衬底上的鳍部；沟道结构层，悬置于所述器件区的鳍部顶部上，沿所述衬底表面法线方向上，所述沟道结构层包括一个或者多个间隔设置的沟道层；隔离层，位于所述隔离区的所述衬底上，且露出所述沟道结构层的侧壁；介电墙，位于所述第一区域和第二区域交界处的衬底上，并覆盖所述沟道结构层的侧壁，所述介电墙包括底部介电墙、以及位于所述底部介电墙顶部的顶部介电墙；栅介质层，所述栅介质层覆盖所述沟道结构层的部分顶部、部分侧壁和部分底部；栅电极层，位于所述基底上且横跨所述沟道结构层和介电墙，所述栅电极层环绕覆盖所述栅介质层。

相应的，本发明还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括分立的器件区，所述器件区包括相邻的第一区域和第二区域，所述基底包括衬底、以及分别凸立于所述第一区域和第二区域的衬底上的鳍部，所述鳍部上形成有沟道叠层结构，所述沟道叠层结构包括一个或多个纵向堆叠的沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，且在所述器件区中，所述第一区域和第二区域的相邻所述沟道叠层、所述鳍部、以及所述第一区域和第二区域交界处的衬底围成隔离槽；形成保形覆盖所述沟道叠层结构和基底的底部侧墙材料层，位于所述隔离槽的相对侧壁上的所述底部侧墙材料层相接触；去除位于所述基底顶部和沟道叠层结构顶部的侧墙材料层、以及所述隔离槽中部分厚度的侧墙材料层，在所述隔离槽的部分空间中形成底部介电墙，所述底部介电墙的顶面高于所述沟道叠层的顶面；在形成所述底部介电墙后，在所述隔离槽的剩余空间中形成覆盖所述底部介电墙顶部的顶部介电墙，所述顶部介电墙的顶部与所述沟道叠层结构的顶部相齐平，所述顶部介电墙和底部介电墙构成介电墙。

与现有技术相比，本发明实施例的技术方案具有以下优点：